JPH0650352U - 遅延基板内蔵型ｉｃソケット - Google Patents

Abstract

(57)【要約】 【目的】 デバイスのピン間を遅延させる場合に外付け
回路を不要とし、容易に所望のピン間の遅延を行える作
業効率性の良好な遅延基板内蔵型ＩＣソケットを提供す
ること。 【構成】 遅延基板内蔵型ＩＣソケットは、固定板３、
ソケットピン４、遅延基板５、絶縁板２４およびＩＣソ
ケット８により構成される。遅延基板５は、装着された
デバイスの所望のピン間に一定の遅延を与えるために使
われる遅延回路を内蔵した遅延基板である。この遅延基
板５は、取り付けるＩＣソケット８の形状と概ね同一の
形状であり、装着されるデバイスのピンに対応して穴１
５が穿設されている。遅延基板にたとえば遅延したいピ
ン間の出力ピンと、入力ピン用の穴１５にはコンデンサ
などを用いた遅延回路が配線されている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＩＣソケット、より具体的にはＩＣソケットに装着されるデバイスの 端子間の遅延を行う遅延回路基板を内蔵した遅延基板内蔵型ＩＣソケットに関す る。

【０００２】

【従来の技術】

電子機器の場合、たとえば後に内容が変更になる可能性のあるプログラムＲＯ Ｍや、追加・変更の可能性のあるプロセッサなどをプリント基板に取り付ける必 要がある場合がある。このようなとき、プリント基板に直接半田付けを行うと、 交換や追加、変更に柔軟に対応できないため、このようなデバイスをＩＣソケッ トを介してプリント基板に接続することで、容易に取り外しや取り付けができる ようにし、種々の用途に柔軟に対応できるように配慮されている。

【０００３】 また、ＩＣソケットを用いればデバイスを容易に取り外しができるため、同じ 種類のデバイスを測定する場合などにも用いられる。デバイスを測定する場合、 ＩＣソケットに装着された被測定デバイスの所定のピン（端子）間の遅延を行な い、データのラッチを行うことがある。図１２はこのような従来技術におけるＩ Ｃソケット８に装着されるデバイスのピン間の遅延回路を示したものであり、図 １２（ａ）は遅延線７により遅延を、また図１２（ｂ）は遅延回路１８により遅 延を行う場合をそれぞれ示している。

【０００４】 一般的に線材による遅延は５ｎｓ／ｍである。このため、たとえば図１２（ａ ）のような被測定デバイス１６の遅延部分を仮に図１３（ａ）で示すと、出力ピ ン（図では１番ピン）のクロックを５ｎｓ遅延させて、入力ピン（図では２番ピ ン）に入力し、被測定ＩＣ内の別のデータをラッチする場合には、約１ｍの線材 を１番ピンと２番ピンの間に配線しなければならない。これをタイミングチャー トにしたものが図１３（ｂ）である。同様に、遅延回路１８を用いた場合にも、 それ相応のスペースをプリント基板２８上に確保する必要がある。

【０００５】

【考案が解決しようとする課題】

しかしながらこのような従来技術では、図１１に示すようなＩＣソケット８の 他に遅延のためのスペースをプリント基板２８上に確保しなければならなかった また、遅延するピンを変更する場合などに柔軟に対応することができなかった。 このように従来技術ではプリント基板２８の高密度実装を妨げるとともに、配線 のやり直しが生じたときの作業性が悪かった。

【０００６】 本考案はこのような従来技術の欠点を解消し、デバイスのピン間を遅延させる 場合に外付け回路を不要とし、容易に所望のピン間の遅延を行える作業効率性の 良好な遅延基板内蔵型ＩＣソケットを提供することを目的とする。

【０００７】

【課題を解決するための手段】

本考案は上述の課題を解決するために、デバイス１６が着脱自在に装着される ＩＣソケット８は、デバイス１６の所望の端子間を遅延させる遅延回路６があら かじめ配設された遅延基板５を有し、デバイス１６が遅延基板５を介してＩＣソ ケット８に着脱自在に装着される。

【０００８】

【作用】

本考案によれば、デバイス１６の所望の端子間を遅延させる場合、これに合っ た遅延基板５を介してデバイス１６をＩＣソケット１８に装着する。これにより 、遅延を行う端子間に遅延回路が介挿され、所定の時間遅延がこの端子間に生じ る。

【０００９】

【実施例】

次に添付図面を参照して本考案による遅延基板内蔵型ＩＣソケットをの実施例 を詳細に説明する。

【００１０】 図１は本考案による遅延基板内蔵型ＩＣソケットの実施例を示す構成図である 。この図に示すように、本実施例の遅延基板内蔵型ＩＣソケットは、固定板３、 ソケットピン４、遅延基板５、絶縁板２４およびＩＣソケット８により構成され る。

【００１１】 遅延基板５は、装着されたデバイスの所望のピン間に一定の遅延を与えるため に使われる遅延回路を内蔵した遅延基板である。また、図２に示した斜視図でも 明らかなように、取り付けるＩＣソケット８の形状と概ね同一の形状であり、装 着されるデバイスのピンに対応して穴１５が穿設されている。図３は、この遅延 基板の上面図を示したものであり、同図に示すようにたとえば遅延したいピン間 の出力ピン（１番ピン）と、入力ピン（２番ピン）用の穴１５にはコンデンサ３ ０などを用いた遅延回路６を配線する。遅延基板５は、電源層（又はＧＮＤ層） ２９をもち、遅延回路６のための電源（又はＧＮＤ）になっている。電源（又は ＧＮＤ）層は、デバイスのピンとつなぐか、プリント基板からリード線により配 線される。

【００１２】 図４は図３に示した遅延回路６の一例を示した回路図である。このように遅延 回路６は、コンデンサＣなどを用いて形成される。１番ピンを出力ピン、２番ピ ンを入力ピンとすると、コンデンサＣは１番ピンよりの電圧を充電し、図５に示 す波形のように２番ピンに出力する。コンデンサＣが充電を始めてから（点） 出力が動作点である電圧に達する点（点）までが遅延時間になる。よって、コ ンデンサＣの容量を変更したり、ピン間に抵抗などを用いた回路を配線すること により、遅延時間を変更することができる。

【００１３】 図６は遅延基板５に穿設された穴１５の一部断面斜視図である。図６に示すよ うに、穴１５は、遅延回路を配線する場合、または電源（又はＧＮＤ）をデバイ スのピンよりもってくる場合は、図６（ａ）に示すように接触面７をもつが、そ れ以外の場合は図６（ｂ）に示すように接触面をもたない。

【００１４】 図７は遅延基板５および絶縁板２４をＩＣソケット８に固定する固定板３の斜 視図である。図７に示すように固定板３はアーム１０を備え、このアーム１０は Ｌ字型に加工され、図９のようにＩＣソケット８のモールド部分１の底面と合致 し、全体を固定する。

【００１５】 図８は、固定板３の穴が凹加工されていることを説明する図であり、図９のよ うに全体を固定したとき、ソケットピン４の上部を収納する。図９は、固定板３ で構成部品全体を固定したときの図１０の断面図である。図９の２８はプリント 基板であり、ＩＣソケット８のソケットピン２が配線される。図９のように、ソ ケットピン４が遅延基板５の接触面７に接触すると、遅延したいピン間（この図 では１番ピンと２番ピンの間）に一定量の遅延が与えられる。

【００１６】 ＩＣソケット８は、プリント基板とソケットピン４との信号の伝達に使われる 。これはソケットピン４が半田付等でプリント基板に接続できないためである。 また、絶縁板２４は、遅延回路６とＩＣソケットの絶縁に使われる。なお、これ ら図に示した実施例では、ＩＣソケットの形状としてＰＧＡ（ピン・グリッド・ アレイ) タイプを例に説明したが、もちろん本発明はこの形状に限定されるもの ではなく、ＤＩＰ（デュアル・インライン・パッケージ) タイプでも良い。

【００１７】

【考案の効果】

このように本考案の遅延基板内蔵型ＩＣソケットによれば、遅延回路６を配線 した遅延基板５を、ＩＣソケット８に内蔵して一定量の遅延をデバイスのピン間 に与えるために、プリント基板２８上に遅延回路や同軸等の遅延線を実装するス ペースを確保する必要がなくなる。また、遅延するピンを変更する場合、遅延基 板５を変更するだけでよいので、配線のやり直しやベース基板の作り直しをする 必要がない。さらに、外付けの遅延回路がなくなるので高密度実装を実現するこ とができる。

【図面の簡単な説明】

【図１】本考案による遅延基板内蔵型ＩＣソケットの実
施例を示す分解斜視図である。

【図２】図１の遅延基板内蔵型ＩＣソケットにおける遅
延基板の斜視図である。

【図３】図２に示した遅延基板の上面図である。

【図４】遅延回路の一例の図である。

【図５】遅延回路の波形図である。

【図６】図２の遅延基板における穴１５の説明図であ
る。

【図７】固定板３の説明図である。

【図８】図７の固定板３の穴１１の説明図である。

【図９】本考案による遅延基板内蔵型ＩＣソケットの実
施例の一部断面図である。

【図１０】本考案による遅延基板内蔵型ＩＣソケットの
実施例の側面図である。

【図１１】従来のＩＣソケットの斜視図である。

【図１２】従来技術における遅延回路の説明図である。

【図１３】従来技術による遅延回路の説明図（ａ）およ
びそのタイミングチャート（ｂ）である。

【符号の説明】

３ 固定板 ４ ソケットピン ５ 遅延基板 ６ 遅延回路 ７ 接触面 ８ ＩＣソケット １５ 穴

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 デバイス(16)が着脱自在に装着されるＩ
   Ｃソケット(8) において、 デバイス(16)の所望の端子間を遅延させる遅延回路(6)
   があらかじめ配設された遅延基板(5) を有し、 デバイス(16)が遅延基板(5) を介してＩＣソケット(8)
   に着脱自在に装着されることを特徴とする遅延基板内蔵
   型ＩＣソケット。