JPH0669098B2 - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
- Publication number
- JPH0669098B2 JPH0669098B2 JP61013105A JP1310586A JPH0669098B2 JP H0669098 B2 JPH0669098 B2 JP H0669098B2 JP 61013105 A JP61013105 A JP 61013105A JP 1310586 A JP1310586 A JP 1310586A JP H0669098 B2 JPH0669098 B2 JP H0669098B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- insulating film
- wiring
- transparent conductive
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 本発明は、半導体薄膜の形成方法に関し、特に透明導電
膜上に半導体薄膜を形成する方法に関する。
膜上に半導体薄膜を形成する方法に関する。
ITO等に代表される透明導電膜は、その可視光透過性、
低抵抗性の故、液晶ディスプレイ駆動用薄膜トランジス
タ、イメージセンサーなどの電極として用いられる。
低抵抗性の故、液晶ディスプレイ駆動用薄膜トランジス
タ、イメージセンサーなどの電極として用いられる。
第３図は順スタガー型と呼ばれるアモルファスシリコン
（ａ−Siと以下略す）薄膜トランジスタ（以下TFTと略
す）の断面図を示しており、この薄膜トランジスタは以
下の工程によって作成される。ドレインおよびソース電
極（画素電極）となる透明導電膜１をガラス基板上に形
成し、次にオーミックコンタクトをとるためのｎ＋−ａ
−Ｓｉ層４を形成し、ドレイン・ソースのパターンニン
グの後、n+−ａ−Si層４および透明導電膜１のエッチン
グを行ってドレインおよびソース電極を形成し、次に活
性層となるｉ−ａ−Si層５、ゲート絶縁膜６、ゲート電
極７の成膜を行ない、ゲート電極７のパターンニングの
後、ゲート電極７、ゲート絶縁膜6,iおよびｎ＋ａ−Ｓ
ｉのエッチングを行なう。
（ａ−Siと以下略す）薄膜トランジスタ（以下TFTと略
す）の断面図を示しており、この薄膜トランジスタは以
下の工程によって作成される。ドレインおよびソース電
極（画素電極）となる透明導電膜１をガラス基板上に形
成し、次にオーミックコンタクトをとるためのｎ＋−ａ
−Ｓｉ層４を形成し、ドレイン・ソースのパターンニン
グの後、n+−ａ−Si層４および透明導電膜１のエッチン
グを行ってドレインおよびソース電極を形成し、次に活
性層となるｉ−ａ−Si層５、ゲート絶縁膜６、ゲート電
極７の成膜を行ない、ゲート電極７のパターンニングの
後、ゲート電極７、ゲート絶縁膜6,iおよびｎ＋ａ−Ｓ
ｉのエッチングを行なう。
このプロセスにおいて、ｎ＋−ａ−Ｓｉ4,i−ａ−Ｓ
ｉ5,ゲート絶縁膜６は基板として安価なソーダガラスを
用いられる様に、低温で薄膜形成が可能ナプラズマCVD
法によって形成される。
ｉ5,ゲート絶縁膜６は基板として安価なソーダガラスを
用いられる様に、低温で薄膜形成が可能ナプラズマCVD
法によって形成される。
上述した従来の薄膜トランジスタのドレイン・ソース電
極部は、一様に存在する透明導電膜上にｎ＋−ａ−Ｓｉ
層を形成するため、形成時に透明導電膜の構成原子であ
るIn,Snがプラズマのスパッタ作用により多量にｎ＋−
ａ−Ｓｉ層に取り込まれることが確認されており、デバ
イスの性能を劣化させる要因となる。
極部は、一様に存在する透明導電膜上にｎ＋−ａ−Ｓｉ
層を形成するため、形成時に透明導電膜の構成原子であ
るIn,Snがプラズマのスパッタ作用により多量にｎ＋−
ａ−Ｓｉ層に取り込まれることが確認されており、デバ
イスの性能を劣化させる要因となる。
さらにｎ＋−ａ−Ｓｉ中にIn,Sn等が混入するとその度
合によりｎ＋−ａ−Ｓｉ層のエッチングレートが変化し
エッチングプロセスの制御性を低下させるという欠点が
ある。
合によりｎ＋−ａ−Ｓｉ層のエッチングレートが変化し
エッチングプロセスの制御性を低下させるという欠点が
ある。
本発明の薄膜半導体素子は、ガラス基板上のドレイン配
線及びソース配線を形成する透明導電膜と、少なくとも
透明導電膜を覆うようにガラス基板上の全面に被着した
絶縁膜と、絶縁膜上の真性アモルファスシリコン層を活
性層とし、活性層上にゲート酸化膜とゲート電極とを有
する薄膜半導体素子とを有し、ドレイン配線と活性層に
形成されたドレイン領域及びソース配線と活性層に形成
されたソース領域とは、絶縁膜のドレイン配線及びソー
ス配線上に設けた開口部で不純物を含んだアモルファス
シリコン層を介して各々接続され、ゲート電極がドレイ
ン配線及びソース配線を横切るように延在されているこ
とを特徴とする。
線及びソース配線を形成する透明導電膜と、少なくとも
透明導電膜を覆うようにガラス基板上の全面に被着した
絶縁膜と、絶縁膜上の真性アモルファスシリコン層を活
性層とし、活性層上にゲート酸化膜とゲート電極とを有
する薄膜半導体素子とを有し、ドレイン配線と活性層に
形成されたドレイン領域及びソース配線と活性層に形成
されたソース領域とは、絶縁膜のドレイン配線及びソー
ス配線上に設けた開口部で不純物を含んだアモルファス
シリコン層を介して各々接続され、ゲート電極がドレイ
ン配線及びソース配線を横切るように延在されているこ
とを特徴とする。
第１図は、本発明の一実施例の順スタガー型TFTの断面
図である。透明導電膜１の上に絶縁膜２が設けられてい
る。TFTのドレインおよびソース電極部には、絶縁膜２
にコンタクトホール３があけられており、絶縁膜２上に
ｎ＋−ａ−Ｓｉ層４が積層され、コンタクトホール３の
部分で透明導電膜１と電気的接触がとられる。
図である。透明導電膜１の上に絶縁膜２が設けられてい
る。TFTのドレインおよびソース電極部には、絶縁膜２
にコンタクトホール３があけられており、絶縁膜２上に
ｎ＋−ａ−Ｓｉ層４が積層され、コンタクトホール３の
部分で透明導電膜１と電気的接触がとられる。
第２図はコンタクトホールの位置を示す平面図であり、
ドレイン配線部９およびソース配線部のうちTFTのドレ
インおよびソース電極部となる斜線部の位置にのみコン
タクトホールがもうけられている。
ドレイン配線部９およびソース配線部のうちTFTのドレ
インおよびソース電極部となる斜線部の位置にのみコン
タクトホールがもうけられている。
以上説明したように本発明は、透明導電膜をもうけ電気
的な接触の必要な個所にコンタクトホールをあけ、その
後半導体膜を成膜することにより、半導体膜成膜時にプ
ラズマにさらされる透明導電膜の面積は、必要最少限に
抑えられるため、半導体膜中にとりこまれる不純物（I
n,Sn等）の量を少なくすることができる。
的な接触の必要な個所にコンタクトホールをあけ、その
後半導体膜を成膜することにより、半導体膜成膜時にプ
ラズマにさらされる透明導電膜の面積は、必要最少限に
抑えられるため、半導体膜中にとりこまれる不純物（I
n,Sn等）の量を少なくすることができる。
従って前述した不純物混入による電気的特性の劣化、エ
ッチングプロセス制御性の低下等の問題を抑制すること
が可能となる。
ッチングプロセス制御性の低下等の問題を抑制すること
が可能となる。
第１図は発明の一実施例による順スタガー型TFTの断面
図、第２図は第１図における絶縁層コンタクトホールの
平面図、第３図は従来の順スタガー型TFTの断面図。 １……透明導電膜、２……絶縁層、３……コンタクトホ
ール、４……ｎ＋−ａ−Ｓｉ層、５……ｉ−ａ−Ｓ
ｉ層、６……ゲート絶縁膜、７……ゲート電極、８……
ゲート配線部、９……ドレイン配線部、10……ソース配
線部。
図、第２図は第１図における絶縁層コンタクトホールの
平面図、第３図は従来の順スタガー型TFTの断面図。 １……透明導電膜、２……絶縁層、３……コンタクトホ
ール、４……ｎ＋−ａ−Ｓｉ層、５……ｉ−ａ−Ｓ
ｉ層、６……ゲート絶縁膜、７……ゲート電極、８……
ゲート配線部、９……ドレイン配線部、10……ソース配
線部。
Claims (1)
- 【請求項１】ガラス基板上のドレイン配線及びソース配
線を形成する透明導電膜と、少なくとも前記透明導電膜
を覆うようにガラス基板上の全面に被着した絶縁膜
と、、該絶縁膜上の真性アモルファスシリコン層を活性
層とし、該活性層上にゲート酸化膜とゲート電極とを有
する薄膜半導体素子とを有し、前記ドレイン配線と前記
活性層に形成されたドレイン領域及び前記ソース配線と
前記活性層に形成されたソース領域とは、前記絶縁膜の
前記ドレイン配線及び前記ソース配線上に設けた開口部
で不純物を含んだアモルファスシリコン層を介して各々
接続され、前記ゲート電極が前記ドレイン配線及び前記
ソース配線を横切るように延在されていることを特徴と
する薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013105A JPH0669098B2 (ja) | 1986-01-23 | 1986-01-23 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013105A JPH0669098B2 (ja) | 1986-01-23 | 1986-01-23 | 薄膜半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171161A JPS62171161A (ja) | 1987-07-28 |
| JPH0669098B2 true JPH0669098B2 (ja) | 1994-08-31 |
Family
ID=11823867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013105A Expired - Fee Related JPH0669098B2 (ja) | 1986-01-23 | 1986-01-23 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351874B1 (ko) | 1999-09-14 | 2002-09-12 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 액정표시소자 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893282A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 薄膜半導体素子 |
| JPS5954269A (ja) * | 1982-09-22 | 1984-03-29 | Seiko Epson Corp | 薄膜半導体装置 |
| JPS60158670A (ja) * | 1984-01-28 | 1985-08-20 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
-
1986
- 1986-01-23 JP JP61013105A patent/JPH0669098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171161A (ja) | 1987-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |