JPH0670794B2 - パターン検出装置 - Google Patents

Description

【発明の詳細な説明】 （ａ）技術分野 この発明は画像に対してその中に特定のパターンが存在
するかを短時間に検出するパターン検出装置に関する。

（ｂ）従来技術とその欠点 例えば生産ラインにおける製品の品質を自動検査する場
合に、検査すべき製品をテレビカメラ等で撮像し、得ら
れた画像情報をもとに製品の品質を検査することが行わ
れる。この場合、画像に欠陥を表す特定のパターンが存
在するか否か検出することが必要である。

例えば回路基板に設けられた配線パターンを検査する場
合、その配線パターンのネガパターンを有する光学的な
マスクを重ね合わせて、テレビカメラで撮像することに
よって回路基板上の配線パターンと検査用マスクパター
ンとの不一致部分を映像信号の欠損として得ることがで
きる。

第５図はその検査装置の例を示すものである。図におい
て１は検査すべき回路基板、２は検査用マスク、５はハ
ーフミラーである。即ちテレビカメラは回路基板と検査
用マスクに対して光源３による透過光と光源４による反
射光を撮像することになる。

第６図は前記回路基板と検査用マスクとの関係を示すも
のであり、11は回路基板１に設けられた配線パターン、
21は検査用マスク２に設けられたパターンである。

第７図は前記回路基板と検査用マスクおよびテレビカメ
ラの撮像する画像を表すものである。同図（Ａ）に示す
ように配線パターン11に欠陥が生じていない回路基板
に、同図（Ｂ）に示す検査用マスク２を重ねた場合同図
（Ｃ）に示すように全面白色の画像となる。即ち、検査
用マスク２に設けられたパターン21は第５図に示した光
源４からの光を反射し、一方検査用マスクにおいて22の
部分は透明であるため、第３図に示した光源３からの光
を透過する。

ところが、第８図に示すように検査すべき回路基板上の
配線パターンに欠陥が生じている場合、その欠陥部分に
相当する箇所が黒色となって表れる。

このように撮像した画像に特定の欠陥パターンが存在す
るか否かを検出することによって製品の検査を行うこと
ができる。従来その検出方法として、映像信号の平均レ
ベルの変化をコンパレータ等で検出する方法が考えられ
ている。しかしその方法によれば、信号の平均レベルが
１画面内の欠陥パターンの合計面積で定まるため、特定
の欠陥パターン（特に微小パターン）の存在の有無を検
出することは困難であった。

また他の方法として、撮像した画像を２値化し、一旦メ
モリに記憶した後、そのメモリ内から欠陥パターンを検
索する方法が考えられるが、画面を構成するドット数が
多い場合、検索のために長時間必要となるといった問題
があった。

（ｃ）発明の目的 この発明の目的は、特定の欠陥パターンの存在の有無を
短時間に検出することを可能としたパターン検出装置を
提供することにある。

（ｄ）発明の構成および効果 この発明は、画像を構成する水平方向の最大ドット列分
を記憶する容量をそれぞれ有し、少なくとも検出パター
ンの最大垂直幅に相当する数のランダムアクセス可能な
メモリからなるメモリブロックと、 データの書き込みおよび読み出しタイミングを定めるク
ロック信号をカウントして前記メモリブロックの各メモ
リの書き込みおよび読み出しのアドレスを選択するカウ
ンタと、 水平同期信号を入力する毎に前記メモリブロックのうち
データを書き込むべき一つのメモリを順次選択するメモ
リ順次選択手段と、 前記メモリブロックの各メモタの出力をそれぞれ一方の
入力とし、検出パターンの垂直幅を選択する垂直幅選択
信号をそれぞれ他方の入力として論理和を求める第１の
論理和手段と、 この第１の論理和手段の各出力の論理積を求める第１の
論理積手段と、 検出パターンの最大水平幅に相当するビット数を有し、
第１の論理積手段の結果を順次記憶するシフトレジスタ
と、 このシフトレジスタの各段の出力をそれぞれ一方の入力
とし、検出パターンの水平幅を選択する水平幅選択信号
をそれぞれ他方の入力として論理和を求める第２の論理
積手段と、 この第２の論理和手段の各出力の論理積を求める第２の
論理積手段と、 第２の論理積手段の結果をラッチするラッチ手段とから
なるものである。

この発明によれば、検出すべきパターンをその水平方向
と垂直方向のドット列の数によって判別するため、特定
の欠陥パターンの存在の有無を検出することができる。
また、第１の論理和手段に与える垂直幅選択信号によっ
て、検出すべき検出パターンの垂直幅を設定することが
でき、また第２の論理和手段に与える水平幅選択信号に
よって検出パターンの水平幅を設定することができ、こ
れによって検出すべきパターンの垂直幅と水平幅をそれ
ぞれ任意に設定することが可能となる。従って、検出す
べき欠陥パターンの垂直幅と水平幅の許容限度幅が容易
に変更可能となり、また被検査物を撮像する際の撮像倍
率が変化する場合であっても、その撮像倍率に応じて検
出パターンの垂直幅と水平幅を適宜設定でき、パターン
検出の際の自由度が大幅に向上する。さらに、本願発明
によれば各メモリの容量およびカウンタの最大カウント
値を超えない範囲で１ライン分のドット数を任意に変え
ることが可能となり、１画面の水平方向のドット数が変
わる場合にも対応できる。また映像信号をサンプリング
してメモリに記憶するとともに前記ドット列を検出する
ため、極めて短時間に検出することができる。しかも画
像をすべてフレームメモリに記憶する必要がないため、
そのためのメモリ容量も少なくて済むといった効果があ
る。

（ｅ）実施例 先ず、検出パターンの垂直方向のドット数を固定した例
を第１図に示す。

第１図において、メモリ0,メモリ1,メモリ2,メモリ３は
それぞれ１ビット×256構成のメモリであり、この４つ
のメモリによってメモリブロックを構成している。ここ
で扱うべき画像は256×256ドットの構成であり、前記各
メモリブロックは画像を構成する水平方向のドット列分
を記憶する容量をそれぞれ有している。カウンタ１はこ
の発明に係るカウンタに対応し前記各メモリブロックの
アドレスカウンタに相当するものであり、その内容は画
像の水平方向の座標に相当する。カウンタ２は水平同期
信号HTの信号によってカウントするものであり、デコー
ダはこのカウンタ２の出力をデコードして前記４つのメ
モリブロックのうち、いずれか１つを選択する。つまり
メモリブロックは水平同期信号HTの信号が入力される毎
に順次選択されることになる。

アンドゲートAND1はデコーダの出力をメモリブロックの
ライトイネーブル端子▲▼に供給するか、全てのメ
モリブロックのライトイネーブル端子▲▼を“L"に
するためのゲートである。すなわち垂直同期信号VTが
“L"（垂直走査期間中）であればデコーダの出力によっ
ていずれかのメモリブロックがライトイネーブルにさ
れ、VTが“H"（垂直帰線期間中）であれば、すべてのメ
モリブロックをライトイネーブルにする。

前記カウンタ１はクロック信号CL1の立ち下がりによっ
てカウントを行い、また水平同期信号HTによってリセッ
トされる。クロックCL1はメモリブロックに読み書きす
るタイミングを抑制するものであり、CL1が“L"のとき
デコーダのイネーブル端子▲▼が“L"となるため、
デコーダはカウンタ２の出力をデコードし、メモリブロ
ックのいずれか一つのライトイネーブル端子▲▼を
“L"とする。メモリはライトイネーブル端子▲▼が
“H"の時リードモードとなる。つまり第３図に示すよう
にクロックCL1が“L"のときメモリはライトモード、
“H"の時リードモードになる。尚、４つのメモリブロッ
クはいずれもチップセレクト端子▲▼が“L"である
ためCL1が“H"のときデコーダのイネーブル端子▲
▼が“H"となって、何れのメモリブロックもライトイネ
ーブル端子▲▼が“H"となり、全てのメモリブロッ
クがリードモードとなって各メモリブロックのデータ出
力端子DOにデータが出力される。

すなわちクロックCL1が“L"のときにはメモリブロック
へのライトモードとなってデコーダによりいずれかのメ
モリブロックが選択され、さらにビデオデータVDがカウ
ンタ１で指定されるアドレスに書き込まれる。クロック
CL1が“H"になると全てのメモリブロック０〜３がリー
ドモードとなって、そのときにカウンタ１で指定してい
る全てのメモリブロックのアドレスのデータが同時に読
み出される。なおライトモードからリードモードに切り
換える時には第３図から明らかなようにカウンタ１の内
容が更新されないため、リードモード直前のライトモー
ドで選択されていたメモリブロックの書き込みデータ
は、その直後のリードモードで直ぐに読み出されること
になる。

メモリに対してビデオデータを書き込む動作は次の通り
である。

信号VWはメモリにビデオデータを書き込む状態を表すも
のであり、信号VDは映像信号をサンプリングし、２値化
することによって得られたビデオデータである。VWが
“H",VTが“L"のときビデオデータVDはアンドゲートAND
4を介して、各メモリブロックのデータ入力端子DINに供
給される。従って、デコーダの出力によってライトイネ
ーブルされたメモリブロックに対して、カウンタ１によ
って指定されたアドレスにデータが書き込まれる。

尚、第１図に示した▲▼信号はフリップフロ
ップF/F及びシフトレジスタをリセットするための信号
であり、初期状態で出力される。

アンドゲートAND2は各メモリブロックの出力データの論
理積を取るものであり、その結果をシフトレジスタの入
力に導入する。シフトレジスタはシフト端子SHが“H"の
時、内容をシフトするとともにデータの入力端子Ｄから
データを取り込む。シフト端子SHに印加される信号はク
ロックCL1とCL2の論理積であり、第３図に示すように、
リードモードの期間中にAND2の出力を取り込む。Q0〜Q7
はシフトレジスタの出力端子である。オアゲートORはこ
のシフトレジスタの各出力端子と信号HPの論理和を取る
ものであり、その出力はナンドゲートNANDの入力に接続
されている。

オアゲートORはこの発明に係る第２の論理和手段に対応
し、ナンドゲートNANDはこの発明に係る第２の論理積手
段に対応する。

信号HPは検出パターンの水平幅を選択する水平幅選択信
号であり、I/Oから出力される。今シフトレジスタの出
力Q4〜Q7の出力とともに論理和されるHPの信号が“H"に
設定してあり、他のHPの信号が“L"に設定してあれば、
シフトレジスタの出力Q0〜Q3の全てが“H"レベルとなっ
た時、NANDゲートの出力が“L"となる。したがってこの
状態でフリップフロップF/Fのセット端子が“L"とな
るため、フリップフロップがセットされる。したがって
その出力Ｑが“H"となることによって結果を得ることが
できる。本実施例ではこのフリップフロップF/Fが本発
明のラッチ手段に対応している。

次に具体的な例に従ってその動作の説明を行う。

第２図はビデオデータVDを二次元的に表したものであ
り、画面は256×256ドットより構成される。このような
画面から検出すべきパターンが４×４ドットであるとす
る。この場合信号HPは、シフトレジスタの出力Q4〜Q7の
出力と論理和する部分が“H"に設定され、Q0〜Q3の出力
と論理和する部分が“L"に設定される。同図より明らか
なように水平方向にｍ〜（ｍ＋３）また垂直方向にｎ〜
（ｎ＋３）の箇所に検出すべきパターンが存在してい
る。ここでメモリ０からメモリ３に（ｎ−１）〜（ｎ＋
２）の４列がそれぞれ対応して記憶されていてデコーダ
がメモリ３を選択している場合、カウンタ１が０行目か
ら255行目までに相当する値のいずれの状態でもリード
モードのときにおいて（CL1が“H"のとき）アンドゲー
トAND2の出力は“L"のままである。したがってシフトレ
ジスタには８ビットいずれも０となってフリップフロッ
プはセットされない。次に水平同期信号HTがカウンタ２
をカウントアップすることによってデコーダの出力はメ
モリ０のライトイネーブル端子を選択する。したがって
（ｎ＋３）の列がメモリ０にCL1が“L"のタイミングで
順次書き込まれる。この場合カウンタ１が例えば（ｍ−
１）の行に相当する値のときであればメモリ1,メモリ2,
メモリ３の各データ出力端子D0はCL1が“H"のタイミン
グで“L"であり、メモリ０のデータ出力端子D0も“L"で
ある。このためやはりAND2の出力は“L"となる。メモリ
０にビデオデータVDが順次書き込まれている状態でカウ
ンタ１の値がｍ行に相当する値となればメモリ０にm,
（ｎ＋３）のドットに相当するデータが書き込まれる。
したがって次の読みだしのタイミングで（クロック信号
CL1が“H"となった時）メモリ０のデータ出力端子D0は
“H"となる。またこの時メモリ１のデータ出力端子には
m,nのデータが、メモリ２のデータ出力端子にはm,（ｎ
＋１）のデータが、メモリ３にはm,（ｎ＋２）のデータ
がそれぞれ出力されるため、各メモリブロックの出力端
子は何れも“H"となる。このためAND2の出力が“H"とな
り、シフトレジスタに１が導入される。次にカウンタ１
がカウントアップされ、メモリ０に（ｍ＋１），（ｎ＋
３）のドットに相当するデータが書き込まれると、次の
リードモードでそのデータが読み出されまた同時にメモ
リ１の出力端子には（ｍ＋１）,n、メモリ２の出力端子
は（ｍ＋１），（ｎ＋１）のデータが、メモリ３の出力
端子には（ｍ＋１），（ｎ＋２）のデータがそれぞれ出
力される。したがってこのときにもAND2の出力が“H"と
なり、シフトレジスタに続いて１が導入される。同様に
してカウンタ１がｍ＋３行目までカウントアップされ、
対応するデータが読み出された場合その時点において、
シフトレジスタの出力Q0,Q1,Q2,Q3のいずれの出力端子
も“H"となる（Q4〜Q7の出力とともに論理和される信号
HPは“H"である）したがってNANDゲートの出力は“L"と
なってフリップフロップがセットされる。即ち、カウン
タ２が（ｎ＋３）列、カウンタ１が（ｍ＋３）行に相当
する値になった時点でフリップフロップがセットされる
ことになる。

このように映像信号をサンプリングして得られたビデオ
データをメモリブロックに書込みつつ、フリップフロッ
プの状態を判別することによってビデオデータのデータ
列から検出すべき検出パターンが存在するかどうか検出
することができる。

従って、最長でも１フレームの走査に要する時間（例え
ば16.67msec）以内に検出を完了することができる。

尚、垂直同期信号VTが出力された場合、ビデオデータVD
は“L"であり、またすべてのメモリブロックがライトイ
ネーブルとなり、またそのときカウンタ１がカウントを
続けているため、全てのメモリ内容をクリアすることが
できる。したがって垂直帰線期間中にメモリの内容をク
リアすることができる。このようにクリアすることによ
って次のフレームで前回のフレームのデータによる影響
を無くすことができる。

上記実施例は検出パターンの水平方向のドット数を信号
HPによって最大８個まで設定できる例であったが。この
ような設定は垂直方向についても行うことができる。

第４図はその場合の回路図を示すものであり、第１図と
異なる部分についてのみ示している。（尚、第１図のAN
D1に相当するゲートを省略している。）。

第４図においてプリセットカウンタは第１図のカウンタ
２に対応するものであって、図示しないプリセット入力
CPによってカウンタのサイクル数を設定することができ
る。例えばプリセット値を３とすればデコーダの出力は
メモリ０→メモリ１→メモリ２→メモリ０→のサイクル
を繰り返す。オアゲートOR1は、この発明に係る第１の
論理和手段に対応し、各メモリの出力データと検出パタ
ーンの垂直幅を選択する垂直幅選択信号VPとの論理和を
とるゲートであり、プリセットカウンタのプリセット値
に対応してメモリブロックの使用しないメモリの出力デ
ータを常に“H"に置き換える。上記の例であれば、垂直
幅選択信号VPのうちメモリ３〜メモリ７の出力との論理
和をとる信号を“H"とする。オアゲートOR1の各出力の
論理積をとるアンドゲートはこの発明に係る第１の論理
積手段に対応し、その出力信号は第１図に示したシフト
レジスタへ与える。

このように構成することにより検出パターンの垂直方向
の幅を信号CPおよびVPによって設定することができる。

以上述べたように、水平方向（行方向）と垂直方向（列
方向）に所定ドット数連続する矩形パターンに等しい、
またはその矩形パターンを含む（すなわちその矩形パタ
ーンより広く分布するドットパターンが存在する）こと
を短時間かつ確実に検出できる。そのため、例えば塵埃
などによる極めて微小なドットパターンを欠陥パターン
として誤って検出することがなく、例えば回路基板に設
けられている配線パターンの本当の欠陥のみを確実に検
出できるようになる。

【図面の簡単な説明】

第１図はこの発明の実施例であるパターン検出装置の回
路図、第２図は第１図の動作を説明するためのものであ
り、ビデオデータを二次元的に表した図、第３図はクロ
ック信号とメモリブロックのモード及びシフトレジスタ
のシフト信号との関係を示す図、第４図は他の実施例を
示す回路図、第５図は配線基板の欠陥を検出する検査装
置全体の構成を示す図、第６図は検査すべきパターンと
マスクパターンの関係を示す図、第７図および第８図は
パターンに欠陥のある場合と無い場合についてそれぞれ
得られる画像について説明するための図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】画像を構成する水平方向の最大ドット列分
   を記憶する容量をそれぞれ有し、少なくとも検出パター
   ンの最大垂直幅に相当する数のランダムアクセス可能な
   メモリからなるメモリブロックと、 データの書き込みおよび読み出しタイミングを定めるク
   ロック信号をカウントして前記メモリブロックの各メモ
   リの書き込みおよび読み出しのアドレスを選択するカウ
   ンタと、 水平同期信号を入力する毎に前記メモリブロックのうち
   データを書き込むべき一つのメモリを順次選択するメモ
   リ順次選択手段と、 前記メモリブロックの各メモリの出力をそれぞれ一方の
   入力とし、検出パターンの垂直幅を選択する垂直幅選択
   信号をそれぞれ他方の入力として論理和を求める第１の
   論理和手段と、 この第１の論理和手段の各出力の論理積を求める第１の
   論理積手段と、 検出パターンの最大水平幅に相当するビット数を有し、
   第１の論理積手段の結果を順次記憶するシフトレジスタ
   と、 このシフトレジスタの各段の出力をそれぞれ一方の入力
   とし、検出パターンの水平幅を選択する水平幅選択信号
   をそれぞれ他方の入力として論理和を求める第２の論理
   和手段と、 この第２の論理和手段の各出力の論理積を求める第２の
   論理積手段と、 第２の論理積手段の結果をラッチするラッチ手段とから
   なるパターン検出装置。