JPS6070848A - 符号変換回路 - Google Patents
符号変換回路Info
- Publication number
- JPS6070848A JPS6070848A JP58178000A JP17800083A JPS6070848A JP S6070848 A JPS6070848 A JP S6070848A JP 58178000 A JP58178000 A JP 58178000A JP 17800083 A JP17800083 A JP 17800083A JP S6070848 A JPS6070848 A JP S6070848A
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- input
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- flop
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、符号変換回路に係り、さらに詳しく述べると
、内線伝送システムにおいて、アイジタル内線伝送に用
いられるＣ ：ｖｌ Ｉ符号をＩＮＲＺ符号に変換する
のに好適な符号変換回路に関す第１図はＣ１ｖｌＩ符号
列にバイオレーションピットが加わった場合のタイムチ
ャートであって図中、ＡはＮＲＺ符号 ＢはＮＲＺ符号
をＣＭＩ符号に変換したものを示しである。図示の如く
ＮＲＺ符号Ａの１１″符号が、ＣＭ Ｉ符号化された場
合にけゝ１“と″０“の符号が交番して出力されるが、
バイオレーションが加わった場合には符号Ｎ″１“と１
０“かくずれ、１％１／′、′１“、まだは′０″、″
″０“と続く符号列となり、通常の変換則と違った変換
を行なう。なお、破線Ｃはバイオレーションが加わらな
い場合の理想的なＣＭＩ符号列である。第１図に示すよ
うに、ＣＭＩ符号にバイオレーションが加わった場合、
それを検出し、交番がくずれたことを適確に検出し訂正
しなければならないが、それを構成する回路は複雑で、
コスト高になるという欠点があった。
、内線伝送システムにおいて、アイジタル内線伝送に用
いられるＣ ：ｖｌ Ｉ符号をＩＮＲＺ符号に変換する
のに好適な符号変換回路に関す第１図はＣ１ｖｌＩ符号
列にバイオレーションピットが加わった場合のタイムチ
ャートであって図中、ＡはＮＲＺ符号 ＢはＮＲＺ符号
をＣＭＩ符号に変換したものを示しである。図示の如く
ＮＲＺ符号Ａの１１″符号が、ＣＭ Ｉ符号化された場
合にけゝ１“と″０“の符号が交番して出力されるが、
バイオレーションが加わった場合には符号Ｎ″１“と１
０“かくずれ、１％１／′、′１“、まだは′０″、″
″０“と続く符号列となり、通常の変換則と違った変換
を行なう。なお、破線Ｃはバイオレーションが加わらな
い場合の理想的なＣＭＩ符号列である。第１図に示すよ
うに、ＣＭＩ符号にバイオレーションが加わった場合、
それを検出し、交番がくずれたことを適確に検出し訂正
しなければならないが、それを構成する回路は複雑で、
コスト高になるという欠点があった。
また、符号変換回路とバイオレーション検出回路とは別
々に構成するものであって、やはり複雑なものとなって
いた。
々に構成するものであって、やはり複雑なものとなって
いた。
本発明は、前述の要求に応じ、小形、安価で簡単な回路
構成で符号変換ができ、併せてバイオレーションビット
検出が可能な（１＼ｉ Ｉ符号をＮ ＲＺ符号に変換す
る回路を提供することを目的とする。
構成で符号変換ができ、併せてバイオレーションビット
検出が可能な（１＼ｉ Ｉ符号をＮ ＲＺ符号に変換す
る回路を提供することを目的とする。
本発明は、ｃｒν’１ ■符号をデータ端子入力とじ該
ＣＭＩ符号と同期したクロック信号より１／４周期遅れ
たクロック信号をクロック端子に入力した第１の７リツ
プフロツプ（７）と、ＣＭＩ符号をデータ端子入力とし
、該ＣｉＶＩ Ｉ符号と同ＩＵｊｌ。
ＣＭＩ符号と同期したクロック信号より１／４周期遅れ
たクロック信号をクロック端子に入力した第１の７リツ
プフロツプ（７）と、ＣＭＩ符号をデータ端子入力とし
、該ＣｉＶＩ Ｉ符号と同ＩＵｊｌ。
たクロック信号より３／４周期遅れたクロック信号をク
ロック端子に入力した第２のフリップフロップ（８）と
、第１のフリップフロップ（７）のＣ出力と第２の７リ
ツプフロツプ（８）のＣ出力の論理積出力をデータ端子
入力とし、煮出力を１”Ｊ ＲＺ符号出力とすると共に
、クロック端子にクロック信号入力がなされる第６のフ
リップフロップ（９）と、前記ＣＭＩ信号と同期したク
ロックより１／４周期遅れたクロック信号と前記４＋５
の７リツプフロツプ（９）のφ出力との論理オ、”（出
方をクロック信号入力とし、前記第２のフリップフロッ
グのＣ出力をデータ入力とした第４のフリップフロッグ
（１０）と、該第４のフリップフロップ（１０）のＣ出
力と第２の７リツプフロツプのＣ出力の排他的論理オロ
をとり、その出力と第５のフリップフロッグ（９）への
入力データとの論理和出力をデータ入力とすると共に、
クロック端子にクロック信号入力がなされ、出力頁をバ
イオレーション検出信号とする第５のフリップフロップ
（１１）とから構成されることを特徴とする符号変換回
路である。
ロック端子に入力した第２のフリップフロップ（８）と
、第１のフリップフロップ（７）のＣ出力と第２の７リ
ツプフロツプ（８）のＣ出力の論理積出力をデータ端子
入力とし、煮出力を１”Ｊ ＲＺ符号出力とすると共に
、クロック端子にクロック信号入力がなされる第６のフ
リップフロップ（９）と、前記ＣＭＩ信号と同期したク
ロックより１／４周期遅れたクロック信号と前記４＋５
の７リツプフロツプ（９）のφ出力との論理オ、”（出
方をクロック信号入力とし、前記第２のフリップフロッ
グのＣ出力をデータ入力とした第４のフリップフロッグ
（１０）と、該第４のフリップフロップ（１０）のＣ出
力と第２の７リツプフロツプのＣ出力の排他的論理オロ
をとり、その出力と第５のフリップフロッグ（９）への
入力データとの論理和出力をデータ入力とすると共に、
クロック端子にクロック信号入力がなされ、出力頁をバ
イオレーション検出信号とする第５のフリップフロップ
（１１）とから構成されることを特徴とする符号変換回
路である。
以下、第２図、第６図に従って本発明の一実施例を説明
する。第２図はその具体的な回路構成を示！〜たもので
あって、図中、７〜１１はＤ形のフリップフロッグ、フ
リップフロッグ７．８のＤ入力端子にけＣＭＩ符号１が
入力しである。
する。第２図はその具体的な回路構成を示！〜たもので
あって、図中、７〜１１はＤ形のフリップフロッグ、フ
リップフロッグ７．８のＤ入力端子にけＣＭＩ符号１が
入力しである。
フリップフロップ７と１０のクロック入力端子ＣＫには
クロック信号４に対して１／４ビツトデイレーするクロ
ック信号２が入力され、そのうちフリップフロップ１０
にはＡＮＤ回路１３によりフリップフロップ９のＣ出力
との論理私金とったものを入力しである、またフリップ
フロッグ８のクロック入力端子Ｃｔ＜にけクロンフィコ
；号４に対して５７４ビツトテイレーしたクロック信号
３が入力しである。Ａ Ｎ ｆ）回路１２ハ、フリップ
フロップ７の出力石と、フリップ７０ツブ８の出力Ｑの
論理積を、Ｅ Ｘ −’ＯＲ回路１４はフリップフロッ
プ８の出力Ｑと７リツプフロツプ１ｏの出力Ｑの排他的
論理和を、ＯＲ回路１５は、ＡＮＤ回路１２の出力とＥ
）’−ＯＲ回路１４の出力の論理オロをとるゲート回路
である。また、フリップ７０ツブ９の出力頁なる端子５
には、Ｃ！ＶＩ Ｉ符号をＮＲＺ符号に変換１〜だ正確
な符号用′力が得られ、フリップフロップ１１の出力頁
なる端子６にはバイオレーションビット出力が得られ、
その出力を処理することによってバイオレーションがあ
ったことを検知する。
クロック信号４に対して１／４ビツトデイレーするクロ
ック信号２が入力され、そのうちフリップフロップ１０
にはＡＮＤ回路１３によりフリップフロップ９のＣ出力
との論理私金とったものを入力しである、またフリップ
フロッグ８のクロック入力端子Ｃｔ＜にけクロンフィコ
；号４に対して５７４ビツトテイレーしたクロック信号
３が入力しである。Ａ Ｎ ｆ）回路１２ハ、フリップ
フロップ７の出力石と、フリップ７０ツブ８の出力Ｑの
論理積を、Ｅ Ｘ −’ＯＲ回路１４はフリップフロッ
プ８の出力Ｑと７リツプフロツプ１ｏの出力Ｑの排他的
論理和を、ＯＲ回路１５は、ＡＮＤ回路１２の出力とＥ
）’−ＯＲ回路１４の出力の論理オロをとるゲート回路
である。また、フリップ７０ツブ９の出力頁なる端子５
には、Ｃ！ＶＩ Ｉ符号をＮＲＺ符号に変換１〜だ正確
な符号用′力が得られ、フリップフロップ１１の出力頁
なる端子６にはバイオレーションビット出力が得られ、
その出力を処理することによってバイオレーションがあ
ったことを検知する。
第３図（イ）〜（す）は第２図の回路動作を示すもので
あり、各回路部の入出力パルスを示しである。
あり、各回路部の入出力パルスを示しである。
なお、パルス波形（ロ）の１′はＣＭ Ｉ符号入力１の
パルス波形をＮＲＺ符号に表わしたものを示しである。
パルス波形をＮＲＺ符号に表わしたものを示しである。
第２図において、端子１にＣＭ Ｉ符号入力があると同
時に、それぞれのディレィクロック信号が端子２．５よ
り入力されることによって、フリップフロップ７〜９並
びにＡＮＤ回路１２で構成される回路により端子５より
ＮＲＺ信号出力を得る。そして、第３図のタイムチャー
トにも示すように、フリップフロップ１０．１１ 、Ａ
ＮＤ回路１３．ｚｘ−ｏａ回路１４．ＯＲ回路１５で構
成される回路により、バイオレーション回路を構成し、
端子６よりバイオレーションピラトラ出力する。なお、
このバイオレーション回路は、ＮＲＺ符号が１″の時の
みＡＮＤ回路１６を開きプリップフロップ１０にそのと
きの情報を印加し記憶させることによって、バイオレー
ションを検出できる様にしており、また、ＥＸ−ＯＲ回
路１４の出力ｅＯＲ回路１５の一方の入力とし、他方の
入力としてＡＮＤ回路１２の出力を入力しであるので、
バイオレーション出力が１ビツトだけ出力するようにし
である。したがって、端子１より入力されたＣ〜）■信
号（イ）（ｒこバイオレーションＣがあったとしても、
端子５より出力されるＮ ＲＺ符号としては、バイオレ
ーションの々いものが得られ、しかも、バイオレーショ
ン出力を単独で端子６より検出できる。
時に、それぞれのディレィクロック信号が端子２．５よ
り入力されることによって、フリップフロップ７〜９並
びにＡＮＤ回路１２で構成される回路により端子５より
ＮＲＺ信号出力を得る。そして、第３図のタイムチャー
トにも示すように、フリップフロップ１０．１１ 、Ａ
ＮＤ回路１３．ｚｘ−ｏａ回路１４．ＯＲ回路１５で構
成される回路により、バイオレーション回路を構成し、
端子６よりバイオレーションピラトラ出力する。なお、
このバイオレーション回路は、ＮＲＺ符号が１″の時の
みＡＮＤ回路１６を開きプリップフロップ１０にそのと
きの情報を印加し記憶させることによって、バイオレー
ションを検出できる様にしており、また、ＥＸ−ＯＲ回
路１４の出力ｅＯＲ回路１５の一方の入力とし、他方の
入力としてＡＮＤ回路１２の出力を入力しであるので、
バイオレーション出力が１ビツトだけ出力するようにし
である。したがって、端子１より入力されたＣ〜）■信
号（イ）（ｒこバイオレーションＣがあったとしても、
端子５より出力されるＮ ＲＺ符号としては、バイオレ
ーションの々いものが得られ、しかも、バイオレーショ
ン出力を単独で端子６より検出できる。
上述の実施例からも明らかなように本発明（（よれば、
簡単な回路朽成で信頒性の高いＣＭ Ｉ符号／ＮＲＺ符
号の変換回路を得ることができるト共ニ、バイオレーシ
ョンビットの検出も単独でできるという利点もある。
簡単な回路朽成で信頒性の高いＣＭ Ｉ符号／ＮＲＺ符
号の変換回路を得ることができるト共ニ、バイオレーシ
ョンビットの検出も単独でできるという利点もある。
第１図はＣＭＩ符号がＮ ＲＺ符号に変換されたことを
説明するタイムチャート、第２図１−１ｌ：本発明の一
実施例を示す符号変換回路の具体的な回路図、第６図は
第２図の回路ｊｊＬｌ１作を説明するだめのタイムチャ
ートである。 １・・ＣＭＩ符号入力端子 ２・・・ＣＩＶＩＩ符号に
同期したクロック信号より１／４ ＪＩｄ期遅れたクロ
ック信号 ６・・ＣＭＩ符号に同期したクロック信号よ
り３ｌ４周期遅れたクロック信号４・・・クロック信号
５・・・ＮＲＺ符号出力端子６・・・バイオレーショ
ン検出端子 ７〜１１・・・フリップフロップ １２．
１３・・・ＡＮＤ回路 １４・・・ＥＸ−ＯＲ回路 １
５・・・ＯＲ回路 菫 １ 霞 Ｃ 為 Ｚ 図 ワ 窮 ３ 図 （す） ６
説明するタイムチャート、第２図１−１ｌ：本発明の一
実施例を示す符号変換回路の具体的な回路図、第６図は
第２図の回路ｊｊＬｌ１作を説明するだめのタイムチャ
ートである。 １・・ＣＭＩ符号入力端子 ２・・・ＣＩＶＩＩ符号に
同期したクロック信号より１／４ ＪＩｄ期遅れたクロ
ック信号 ６・・ＣＭＩ符号に同期したクロック信号よ
り３ｌ４周期遅れたクロック信号４・・・クロック信号
５・・・ＮＲＺ符号出力端子６・・・バイオレーショ
ン検出端子 ７〜１１・・・フリップフロップ １２．
１３・・・ＡＮＤ回路 １４・・・ＥＸ−ＯＲ回路 １
５・・・ＯＲ回路 菫 １ 霞 Ｃ 為 Ｚ 図 ワ 窮 ３ 図 （す） ６
Claims (1)
- ディジタル信号伝送に用いるＣＭＩ符号をＮＲＺ符号に
変換する符号変換回路において、ＣＭＩ符号をデータ端
子入力とし、該ＣＭ ＩＦ号と同期したクロック信号よ
り１／４周期遅れたクロック信号をクロック端子に入力
した第１のフリップフロップ（７）と、ＣＭＩ符号をデ
ータ端子入力とし、該ＣＭＩ符号と同期したクロック信
号より３／４周期遅れたクロック信号をクロック端子に
入力した第２のフリップフロップ（８）と第１のフリッ
プフロップ（７）のζ出力と第２のフリップフロッグ（
８）のζ出力の論理積出力をデータ端子入力とし、算出
力をＮ ＲＺ ４：、：号出力とすると共に、クロック
端子にクロック信号入力がなされる第５のフリップフロ
ッグ（９）と、前記ＣＭＩ信号と同期したクロックより
１／４周期遅れたクロック信号と前記第３の７リツプフ
ロツプ（９）のζ出力との論理積出力をクロツク１言号
入力とし、前記第２のフリップフロップのζ出力をデー
タ入力とした第４のフリップフロップ（１０）と、該第
４のフリップフロッグ（１Ｑ）のζ出力と第２のフリッ
プフロッグのζ出力の排他的論岬和をとり、その出力と
第３の７リツプフロンプ（９）への入力データとの論理
和出力をデータ入力とすると共に、クロック端子にクロ
ック信号入力がなされ、出力点をバイオレーション検出
信号とする第５の７リツプフロツプ（１１）とから構成
されることを％徴とする符号変換回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178000A JPS6070848A (ja) | 1983-09-28 | 1983-09-28 | 符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178000A JPS6070848A (ja) | 1983-09-28 | 1983-09-28 | 符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070848A true JPS6070848A (ja) | 1985-04-22 |
Family
ID=16040791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178000A Pending JPS6070848A (ja) | 1983-09-28 | 1983-09-28 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632427A (ja) * | 1986-06-21 | 1988-01-07 | Nec Corp | 符号変換回路 |
-
1983
- 1983-09-28 JP JP58178000A patent/JPS6070848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632427A (ja) * | 1986-06-21 | 1988-01-07 | Nec Corp | 符号変換回路 |
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