JPH0675768A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
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- JPH0675768A JPH0675768A JP4228239A JP22823992A JPH0675768A JP H0675768 A JPH0675768 A JP H0675768A JP 4228239 A JP4228239 A JP 4228239A JP 22823992 A JP22823992 A JP 22823992A JP H0675768 A JPH0675768 A JP H0675768A
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Abstract
(57)【要約】
【目的】 消費電力を低減するパイプライン演算装置を
提供する。 【構成】 パイプラインレジスタ１〜４と演算器１１〜
１３とＡＮＤゲート５１を構成要素とするパイプライン
演算装置である。システムクロックとデータ有効フラグ
が入力されるＡＮＤゲート５１の出力で初段のパイプラ
インレジスタ１を駆動することにより、データ列の有効
期間のみクロックを発生して有効データ列を取り込み、
無効期間はクロックの発生を止めてデータ列の取り込み
を行なわないよう制御する。 【効果】 データ列の無効期間中は毎サイクル同一のデ
ータが入力され、論理回路のスイッチングが起こらな
い。この結果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理
回路で構成されたパイプライン演算装置においては、消
費電力を大幅に削減できる。
提供する。 【構成】 パイプラインレジスタ１〜４と演算器１１〜
１３とＡＮＤゲート５１を構成要素とするパイプライン
演算装置である。システムクロックとデータ有効フラグ
が入力されるＡＮＤゲート５１の出力で初段のパイプラ
インレジスタ１を駆動することにより、データ列の有効
期間のみクロックを発生して有効データ列を取り込み、
無効期間はクロックの発生を止めてデータ列の取り込み
を行なわないよう制御する。 【効果】 データ列の無効期間中は毎サイクル同一のデ
ータが入力され、論理回路のスイッチングが起こらな
い。この結果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理
回路で構成されたパイプライン演算装置においては、消
費電力を大幅に削減できる。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル半導体集積
回路とそれを用いた装置に関するものであり、特にＣＭ
ＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパ
イプライン演算装置に関するものである。
回路とそれを用いた装置に関するものであり、特にＣＭ
ＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパ
イプライン演算装置に関するものである。
【０００２】
【従来の技術】デジタル演算回路の高速化手法の一つと
して、演算機能を分割し、細分化された演算器をパイプ
ラインレジスタを介して直列接続し、逐次並列処理する
パイプライン演算の方式は最も頻繁に用いられる有効な
手法である。
して、演算機能を分割し、細分化された演算器をパイプ
ラインレジスタを介して直列接続し、逐次並列処理する
パイプライン演算の方式は最も頻繁に用いられる有効な
手法である。
【０００３】図７は従来のパイプライン演算装置の一構
成例を示すブロック図であり、１、２、３、４はパイプ
ラインレジスタ、１１、１２、１３は演算器である。演
算器１１〜１３はパイプラインレジスタ１〜４を介して
直列に接続されている。パイプラインレジスタ１〜４は
システムクロックにより駆動され、入力データはシステ
ムクロックに同期してパイプラインレジスタ１に入力さ
れ、各演算器で逐次処理されてパイプラインレジスタ４
から出力データが出力される。
成例を示すブロック図であり、１、２、３、４はパイプ
ラインレジスタ、１１、１２、１３は演算器である。演
算器１１〜１３はパイプラインレジスタ１〜４を介して
直列に接続されている。パイプラインレジスタ１〜４は
システムクロックにより駆動され、入力データはシステ
ムクロックに同期してパイプラインレジスタ１に入力さ
れ、各演算器で逐次処理されてパイプラインレジスタ４
から出力データが出力される。
【０００４】図８は図７のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
パイプタインレジスタ１〜４の出力を示している。入力
データは１サイクル毎に各パイプライン段で逐次処理さ
れ、パイプライン段数分遅延して最終出力される。
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
パイプタインレジスタ１〜４の出力を示している。入力
データは１サイクル毎に各パイプライン段で逐次処理さ
れ、パイプライン段数分遅延して最終出力される。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
パイプライン演算装置においては、演算機能を分割し、
細分化された演算器をパイプラインレジスタを介して直
列接続し、高速クロックにより逐次並列処理する事によ
り、高速演算を実現するものである。ところで現在のデ
ジタル半導体集積回路の大半を占めるＣＭＯＳ論理回路
又はＢｉＣＭＯＳ論理回路においては、消費電力は動作
周波数すなわちスイッチングの回数に比例して増大す
る。故に、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路
によるパイプライン演算装置は高速化の一方で、消費電
力増大の課題を抱えていることになる。
パイプライン演算装置においては、演算機能を分割し、
細分化された演算器をパイプラインレジスタを介して直
列接続し、高速クロックにより逐次並列処理する事によ
り、高速演算を実現するものである。ところで現在のデ
ジタル半導体集積回路の大半を占めるＣＭＯＳ論理回路
又はＢｉＣＭＯＳ論理回路においては、消費電力は動作
周波数すなわちスイッチングの回数に比例して増大す
る。故に、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路
によるパイプライン演算装置は高速化の一方で、消費電
力増大の課題を抱えていることになる。
【０００６】ここで、パイプライン演算装置に入力され
る入力データ列はすべてパイプライン演算装置が処理す
べき有効データ列だけで構成されている場合もあるが、
有効データ列と有効データ列の間に無効データ列が入っ
ている場合がある。例えば信号処理の分野においては、
音声信号には雑音区間や無音区間があり、画像信号には
水平、垂直の帰線期間がある。データ処理の分野におい
ても、このように無効データ列が入っている場合がほと
んどである。
る入力データ列はすべてパイプライン演算装置が処理す
べき有効データ列だけで構成されている場合もあるが、
有効データ列と有効データ列の間に無効データ列が入っ
ている場合がある。例えば信号処理の分野においては、
音声信号には雑音区間や無音区間があり、画像信号には
水平、垂直の帰線期間がある。データ処理の分野におい
ても、このように無効データ列が入っている場合がほと
んどである。
【０００７】このように従来のパイプライン演算装置に
おいては、入力データに対して全て演算処理するもので
あり、図８に示すように、入力データ列の中で有効デー
タ列も無効データ列も全て処理するものであった。よっ
てシステムクロックの１サイクル毎に必ず次段にデータ
が伝幡するものであり、毎回論理回路のスイッチングが
発生するものであった。
おいては、入力データに対して全て演算処理するもので
あり、図８に示すように、入力データ列の中で有効デー
タ列も無効データ列も全て処理するものであった。よっ
てシステムクロックの１サイクル毎に必ず次段にデータ
が伝幡するものであり、毎回論理回路のスイッチングが
発生するものであった。
【０００８】従って、本発明の目的は、消費電力を低減
するパイプライン演算装置を提供することである。
するパイプライン演算装置を提供することである。
【０００９】
【課題を解決するための手段】この発明のパイプライン
演算装置は、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、請求項１では、システムクロック
に同期して入力されるデータ列の有効／無効を各サイク
ル毎に示すデータ有効フラグの制御により、前記データ
列の有効期間はデータ列をそのまま出力し、無効期間は
一定の値を出力する入力回路を設け、この入力回路を介
してデータ列を入力するものである。
演算装置は、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、請求項１では、システムクロック
に同期して入力されるデータ列の有効／無効を各サイク
ル毎に示すデータ有効フラグの制御により、前記データ
列の有効期間はデータ列をそのまま出力し、無効期間は
一定の値を出力する入力回路を設け、この入力回路を介
してデータ列を入力するものである。
【００１０】請求項２では、データ有効フラグを用い
て、前記データ列の無効期間は初段のパイプラインレジ
スタをセットまたはリセットすることにより初段のパイ
プラインレジスタが一定の値を出力するものである。
て、前記データ列の無効期間は初段のパイプラインレジ
スタをセットまたはリセットすることにより初段のパイ
プラインレジスタが一定の値を出力するものである。
【００１１】請求項３では、初段のパイプラインレジス
タを駆動するクロック信号が、システムクロックとデー
タ有効フラグの論理積により合成され、データ列の有効
期間のみクロックを発生して、初段のパイプラインレジ
スタが有効データ列を取り込み、無効期間はクロックの
発生を止めて、初段のパイプラインレジスタがデータ列
の取り込みを行なわないよう制御するものである。
タを駆動するクロック信号が、システムクロックとデー
タ有効フラグの論理積により合成され、データ列の有効
期間のみクロックを発生して、初段のパイプラインレジ
スタが有効データ列を取り込み、無効期間はクロックの
発生を止めて、初段のパイプラインレジスタがデータ列
の取り込みを行なわないよう制御するものである。
【００１２】
【作用】請求項１の構成によれば、入力データ列を入力
回路がデータ列の無効期間は一定の値に置き換えてパイ
プライン演算装置に入力することになる。すなわちデー
タ列の無効期間中は毎サイクル同一のデータが入力さ
れ、前サイクルの状態が継続されるため、論理回路のス
イッチングが起こらない。
回路がデータ列の無効期間は一定の値に置き換えてパイ
プライン演算装置に入力することになる。すなわちデー
タ列の無効期間中は毎サイクル同一のデータが入力さ
れ、前サイクルの状態が継続されるため、論理回路のス
イッチングが起こらない。
【００１３】請求項２の構成によれば、入力データ列を
初段のパイプラインレジスタがデータ列の無効期間は一
定の値に置き換えて次段以降のパイプライン演算装置に
入力することになる。すなわちデータ列の無効期間中は
毎サイクル同一のデータが入力され、前サイクルの状態
が継続されるため、論理回路のスイッチングが起こらな
い。
初段のパイプラインレジスタがデータ列の無効期間は一
定の値に置き換えて次段以降のパイプライン演算装置に
入力することになる。すなわちデータ列の無効期間中は
毎サイクル同一のデータが入力され、前サイクルの状態
が継続されるため、論理回路のスイッチングが起こらな
い。
【００１４】請求項３の構成によれば、入力データ列を
初段のパイプラインレジスタがデータ列の有効期間のみ
取り込んで無効期間のデータを除去して次段以降のパイ
プライン演算装置に入力することになる。すなわちデー
タ列の有効期間中だけでのみ論理回路のスイッチングが
起こることになる。
初段のパイプラインレジスタがデータ列の有効期間のみ
取り込んで無効期間のデータを除去して次段以降のパイ
プライン演算装置に入力することになる。すなわちデー
タ列の有効期間中だけでのみ論理回路のスイッチングが
起こることになる。
【００１５】この結果、ＣＭＯＳ論理回路又はＢｉＣＭ
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。
【００１６】
（実施例１）図１は請求項１のパイプライン演算装置の
一実施例を示すブロック図である。１、２、３、４はパ
イプラインレジスタ、１１、１２、１３は演算器であ
る。演算器１１〜１３はパイプラインレジスタ１〜４を
介して直列に接続されている。パイプラインレジスタ１
〜４はシステムクロックにより駆動される。入力データ
はシステムクロックに同期して入力回路３１に入力さ
れ、入力回路３１で加工された後、初段のパイプライン
レジスタ１に入力され、各演算器で逐次処理されてパイ
プラインレジスタ４から出力データが出力される。
一実施例を示すブロック図である。１、２、３、４はパ
イプラインレジスタ、１１、１２、１３は演算器であ
る。演算器１１〜１３はパイプラインレジスタ１〜４を
介して直列に接続されている。パイプラインレジスタ１
〜４はシステムクロックにより駆動される。入力データ
はシステムクロックに同期して入力回路３１に入力さ
れ、入力回路３１で加工された後、初段のパイプライン
レジスタ１に入力され、各演算器で逐次処理されてパイ
プラインレジスタ４から出力データが出力される。
【００１７】入力回路３１では、システムクロックに同
期して入力されるデータ列の有効／無効を各サイクル毎
に示すデータ有効フラグの制御により、前記データ列の
有効期間はデータ列をそのまま出力し、無効期間は一定
の値を出力する。この機能は、例えばデータ有効フラグ
と入力データとの論理積といった簡単な回路で実現する
ことができる。
期して入力されるデータ列の有効／無効を各サイクル毎
に示すデータ有効フラグの制御により、前記データ列の
有効期間はデータ列をそのまま出力し、無効期間は一定
の値を出力する。この機能は、例えばデータ有効フラグ
と入力データとの論理積といった簡単な回路で実現する
ことができる。
【００１８】図２は図１のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そして入力回路３１の出力とパイプ
タインレジスタ１〜４の出力を示している。入力回路３
１がデータ有効フラグにより、データ列の無効期間中は
毎サイクル同一のデータを発生し、前サイクルの状態を
保持している。このように入力データが入力回路３１で
加工された後、パイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そして入力回路３１の出力とパイプ
タインレジスタ１〜４の出力を示している。入力回路３
１がデータ有効フラグにより、データ列の無効期間中は
毎サイクル同一のデータを発生し、前サイクルの状態を
保持している。このように入力データが入力回路３１で
加工された後、パイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。
【００１９】（実施例２）図３は請求項２のパイプライ
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１〜１３はパイプラインレジ
スタ１〜４を介して直列に接続されている。パイプライ
ンレジスタ１〜４はシステムクロックにより駆動され
る。入力データはシステムクロックに同期して初段のパ
イプラインレジスタ１に入力され、各演算器で逐次処理
されてパイプラインレジスタ４から出力データが出力さ
れる。
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１〜１３はパイプラインレジ
スタ１〜４を介して直列に接続されている。パイプライ
ンレジスタ１〜４はシステムクロックにより駆動され
る。入力データはシステムクロックに同期して初段のパ
イプラインレジスタ１に入力され、各演算器で逐次処理
されてパイプラインレジスタ４から出力データが出力さ
れる。
【００２０】初段のパイプラインレジスタ１では、シス
テムクロックに同期して入力されるデータ列の有効／無
効を各サイクル毎に示すデータ有効フラグの制御によ
り、前記データ列の有効期間はデータ列をそのまま出力
し、無効期間は一定の値を出力する。この機能は、例え
ば初段のパイプラインレジスタ１にセットまたはリセッ
ト付きのフリップフロップを用い、データ有効フラグに
より初段のパイプラインレジスタ１をセットまたはリセ
ットすることにより実現することができる。
テムクロックに同期して入力されるデータ列の有効／無
効を各サイクル毎に示すデータ有効フラグの制御によ
り、前記データ列の有効期間はデータ列をそのまま出力
し、無効期間は一定の値を出力する。この機能は、例え
ば初段のパイプラインレジスタ１にセットまたはリセッ
ト付きのフリップフロップを用い、データ有効フラグに
より初段のパイプラインレジスタ１をセットまたはリセ
ットすることにより実現することができる。
【００２１】図４は図３のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてパイプタインレジスタ１〜４
の出力を示している。初段のパイプラインレジスタ１が
データ有効フラグにより、データ列の無効期間中は毎サ
イクル同一のデータを発生し、前サイクルの状態を保持
している。このように入力データが初段のパイプライン
レジスタ１で加工された後、次段以降のパイプライン演
算装置に入力されるため、データ列の無効期間中は論理
回路のスイッチングが起こらない。すなわちデータ列の
有効期間中だけでのみ論理回路のスイッチングが起こる
ことになる。この結果、ＣＭＯＳ論理回路又はＢｉＣＭ
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてパイプタインレジスタ１〜４
の出力を示している。初段のパイプラインレジスタ１が
データ有効フラグにより、データ列の無効期間中は毎サ
イクル同一のデータを発生し、前サイクルの状態を保持
している。このように入力データが初段のパイプライン
レジスタ１で加工された後、次段以降のパイプライン演
算装置に入力されるため、データ列の無効期間中は論理
回路のスイッチングが起こらない。すなわちデータ列の
有効期間中だけでのみ論理回路のスイッチングが起こる
ことになる。この結果、ＣＭＯＳ論理回路又はＢｉＣＭ
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。
【００２２】（実施例３）図５は請求項３のパイプライ
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１、１２、１３はパイプライ
ンレジスタ１、２、３、４を介して直列に接続されてい
る。パイプラインレジスタ２〜４はシステムクロックに
より駆動される。初段のパイプラインレジスタ１は、シ
ステムクロックに同期して入力されるデータ列の有効／
無効を各サイクル毎に示すデータ有効フラグと前記シス
テムクロックとがＡＮＤゲート５１により論理積され、
このＡＮＤゲート５１の出力により駆動されている。入
力データはシステムクロックに同期して初段のパイプラ
インレジスタ１に入力され、各演算器で逐次処理されて
パイプラインレジスタ４から出力データが出力される。
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１、１２、１３はパイプライ
ンレジスタ１、２、３、４を介して直列に接続されてい
る。パイプラインレジスタ２〜４はシステムクロックに
より駆動される。初段のパイプラインレジスタ１は、シ
ステムクロックに同期して入力されるデータ列の有効／
無効を各サイクル毎に示すデータ有効フラグと前記シス
テムクロックとがＡＮＤゲート５１により論理積され、
このＡＮＤゲート５１の出力により駆動されている。入
力データはシステムクロックに同期して初段のパイプラ
インレジスタ１に入力され、各演算器で逐次処理されて
パイプラインレジスタ４から出力データが出力される。
【００２３】前記ＡＮＤゲート５１は前記データ列の有
効期間のみシステムクロックを出力するため、初段のパ
イプラインレジスタ１は、前記データ列の中の有効デー
タのみを取り込み、無効期間のデータを除去して次段以
降のパイプライン演算装置に入力することになる。
効期間のみシステムクロックを出力するため、初段のパ
イプラインレジスタ１は、前記データ列の中の有効デー
タのみを取り込み、無効期間のデータを除去して次段以
降のパイプライン演算装置に入力することになる。
【００２４】図６は図５のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてＡＮＤゲート５１の出力とパ
イプタインレジスタ１〜４の出力を示している。前記Ａ
ＮＤゲート５１がデータ列の有効期間中のみシステムク
ロックを出力するため、初段のパイプラインレジスタ１
が有効データ列のみを採り込み、無効期間中は有効デー
タ列の中の最終データを毎サイクル出力することにな
り、前サイクルの状態を保持している。このように入力
データが初段のパイプラインレジスタ１で加工された
後、次段以降のパイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてＡＮＤゲート５１の出力とパ
イプタインレジスタ１〜４の出力を示している。前記Ａ
ＮＤゲート５１がデータ列の有効期間中のみシステムク
ロックを出力するため、初段のパイプラインレジスタ１
が有効データ列のみを採り込み、無効期間中は有効デー
タ列の中の最終データを毎サイクル出力することにな
り、前サイクルの状態を保持している。このように入力
データが初段のパイプラインレジスタ１で加工された
後、次段以降のパイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。
【００２５】また、請求項３のパイプライン演算装置で
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。
【００２６】
【発明の効果】請求項１の発明のパイプライン演算装置
によれば、データ有効フラグの制御により前記データ列
の有効期間はデータ列をそのまま出力し、無効期間は一
定の値を出力する入力回路を設けることにより、また請
求項２の発明のパイプライン演算装置によれば、データ
有効フラグを用いて前記データ列の無効期間は初段のパ
イプラインレジスタをセットまたはリセットすることに
より、また請求項３の発明のパイプライン演算装置によ
れば、初段のパイプラインレジスタを駆動するクロック
信号が、システムクロックとデータ有効フラグの論理積
により合成され、データ列の有効期間のみクロックを発
生して、初段のパイプラインレジスタが有効データ列を
取り込み、無効期間はクロックの発生を止めて、初段の
パイプラインレジスタがデータ列の取り込みを行なわな
いよう制御することにより、データ列の無効期間中は毎
サイクル同一のデータが入力され、前サイクルの状態が
継続されるため、論理回路のスイッチングが起こらな
い。すなわちデータ列の有効期間中だけでのみ論理回路
のスイッチングが起こることになる。この結果、ＣＭＯ
Ｓ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパイ
プライン演算装置においては、論理回路のスイッチング
が制限され、消費電力を大幅に削減できる。
によれば、データ有効フラグの制御により前記データ列
の有効期間はデータ列をそのまま出力し、無効期間は一
定の値を出力する入力回路を設けることにより、また請
求項２の発明のパイプライン演算装置によれば、データ
有効フラグを用いて前記データ列の無効期間は初段のパ
イプラインレジスタをセットまたはリセットすることに
より、また請求項３の発明のパイプライン演算装置によ
れば、初段のパイプラインレジスタを駆動するクロック
信号が、システムクロックとデータ有効フラグの論理積
により合成され、データ列の有効期間のみクロックを発
生して、初段のパイプラインレジスタが有効データ列を
取り込み、無効期間はクロックの発生を止めて、初段の
パイプラインレジスタがデータ列の取り込みを行なわな
いよう制御することにより、データ列の無効期間中は毎
サイクル同一のデータが入力され、前サイクルの状態が
継続されるため、論理回路のスイッチングが起こらな
い。すなわちデータ列の有効期間中だけでのみ論理回路
のスイッチングが起こることになる。この結果、ＣＭＯ
Ｓ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパイ
プライン演算装置においては、論理回路のスイッチング
が制限され、消費電力を大幅に削減できる。
【００２７】また、請求項３のパイプライン演算装置で
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。
【図１】請求項１の発明の一実施例のパイプライン演算
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】図１のパイプライン演算装置の動作タイミング
図
図
【図３】請求項２の発明の一実施例のパイプライン演算
装置の構成を示すブロック図
装置の構成を示すブロック図
【図４】図３のパイプライン演算装置の動作タイミング
図
図
【図５】請求項３の発明の一実施例のパイプライン演算
装置の構成を示すブロック図
装置の構成を示すブロック図
【図６】図５のパイプライン演算装置の動作タイミング
図
図
【図７】従来のパイプライン演算装置の構成を示すブロ
ック図
ック図
【図８】図７のパイプライン演算装置の動作タイミング
図
図
１、２、３、４ パイプラインレジスタ １１、１２、１３ 演算器 ３１ 入力回路 ５１ ＡＮＤゲート
Claims (3)
- 【請求項１】ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、システムクロックに同期して入力
されるデータ列の有効／無効を各サイクル毎に示すデー
タ有効フラグの制御により、前記データ列の有効期間は
データ列をそのまま出力し、無効期間は一定の値を出力
する入力回路を有し、この入力回路を介してデータ列を
入力することを特徴とするパイプライン演算装置。 - 【請求項２】ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、システムクロックに同期して入力
されるデータ列の有効／無効を各サイクル毎に示すデー
タ有効フラグを用いて、前記データ列の無効期間は初段
のパイプラインレジスタをセットまたはリセットするこ
とにより初段のパイプラインレジスタが一定の値を出力
することを特徴とするパイプライン演算装置。 - 【請求項３】ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、初段のパイプラインレジスタを駆
動するクロック信号が、システムクロックとシステムク
ロックに同期して入力されるデータ列の有効／無効を各
サイクル毎に示すデータ有効フラグの論理積により合成
され、データ列の有効期間のみクロックを発生して、初
段のパイプラインレジスタが有効データ列を取り込み、
無効期間はクロックの発生を止めて、初段のパイプライ
ンレジスタがデータ列の取り込みを行なわないよう制御
することを特徴とするパイプライン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228239A JPH0675768A (ja) | 1992-08-27 | 1992-08-27 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228239A JPH0675768A (ja) | 1992-08-27 | 1992-08-27 | パイプライン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675768A true JPH0675768A (ja) | 1994-03-18 |
Family
ID=16873343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228239A Pending JPH0675768A (ja) | 1992-08-27 | 1992-08-27 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
| KR100452174B1 (ko) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 파이프라인데이터처리회로 |
-
1992
- 1992-08-27 JP JP4228239A patent/JPH0675768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452174B1 (ko) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 파이프라인데이터처리회로 |
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
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