JPH067595B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH067595B2 JPH067595B2 JP57228185A JP22818582A JPH067595B2 JP H067595 B2 JPH067595 B2 JP H067595B2 JP 57228185 A JP57228185 A JP 57228185A JP 22818582 A JP22818582 A JP 22818582A JP H067595 B2 JPH067595 B2 JP H067595B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- region
- conductivity type
- substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
Description
〔産業上の利用分野〕 本発明は、構造の簡単な金属−絶縁物−半導体型電界効
果型トランジスタ（ＭＩＳＦＥＴ）に関する。 〔従来技術〕 従来のＭＩＳＦＥＴは、第１図に示すごとく半導体基板
１の表面に基板の導電型と異なる導電型の２つの拡散層
ソース８、ドレイン９が設けられ、ゲート電極４の電位
により、絶縁膜３を介して基板１の表面に反転層１０を
形成させ、ソース８とドレイン９との間に電流を流すも
のであつた。よつてソース８、ドレイン９と２つの確信
層が必要であつた。 〔発明の目的〕 本発明は、従来のＭＩＳＦＥＴに比して基板導電型と異
なる導電型の拡散層が一つですみ、回路の高集積化を可
能とするものである。 〔実施例による発明の構成および作用〕 実施例１． 次に、本発明を図面に基づいて詳細に説明する本発明基
本構造である第１の実施例を第２図に示す。１は半導体
基板であり、この表面部分に基板有導電型と異なる導電
型の拡散層２が設けられており、これら２つの領域の表
面上に絶縁膜３、さらにその上にゲート電極４が設けら
れている。 次に動作原理を説明する。 第３図は、第２図におけるＡ−Ａ′線に沿つたポテンシ
ャル図である。ゲート電極４に基板１に対し電圧ＶＧを
印加し、基板表面に空乏層１′を形成させ、しかもこの
空乏層の電界が非常に強く、電子のツエナー降伏（矢印
ｅ−）を可能にさせるようにする。ツエナー降伏により
空乏層１′に発生したキャリア（以下ツエターキヤリア
と称す）は、拡散層２の電位ＶＤに引かれて第２図の矢
印Ｂのごとく基板表面の空乏層１′から拡散層２に流れ
込む。 以上のように本発明による半導体装置は、ＭＩＳＦＥＴ
動作をただ１つの拡散層のみで可能にする。 実施例２． しかしながら、比較的に小さな電極４の電圧ＶＧでツエ
ナー降伏を起こさせるような空乏層１′の強電界を得る
ためには、基板濃度を高くし絶縁膜３の単位面積当りの
静電容量を大きくすることが必要である。それを実現し
た第２の実施例の断面図を第４図で示す。第４図におい
て、絶縁膜３はできるだけ薄くし、表面濃度を高くする
ためにゲート電極４の下の基板表面に基板導電型と同じ
同電型で、基板よりも濃度の高い拡散層２に隣接するよ
うに形成する。絶縁膜３として二酸化ケイ素を選んだ実
際の素子においては、二酸化ケイ素の膜厚７０Å、拡散
層５の濃度５×１０１８／cm-3で、電極４の電圧ＶＧ＝
５Ｖで動作可能である。 実施例３． 第４図に示す第２の実施例で絶縁線３は薄ければ薄いほ
どよいが、あまり薄すぎると不都合が生じる。それは、
ゲート電極４と拡散層２との間にトンネル電流が流れて
しまうことである。 第５図は、この欠点を克服するためになされた第３の実
施例の断面図である。拡散層２，５は互いにある距離を
おいて離れており、これらの間のある点Ｃ点から拡散層
５までの領域上の絶縁膜３よりも、Ｃ点から拡散層２ま
での領域上の絶縁膜３′の方を厚くすることによりゲー
ト電極４と拡散層２との間のトンネル電流を防ぐことが
できる。さらに、例えば絶縁膜３として比較的誘電率の
高い窒素膜を選び、絶縁膜３′は障壁が高く電流の流れ
にくい二酸化ケイ素膜を選べば、２つの絶縁膜の膜厚に
冗長性を持たせることができる。 実施例４． ゲート電極と拡散層２との絶縁性を保つためのもう一つ
の方法は、ゲート電極４と拡散層２とをある距離ｌ１だ
け離すことである。 第６図は、上記方法による第４の実施例の断面図であ
る。この場合ｌ１は、基板１と拡散層２とにより生じる
空乏層６の幅Ｗよりも小さくする必要がある。ｌ１＝Ｗ
の場合、ゲート電極４の下の基板表面の空乏１′内でツ
エナー降伏により発生したツエナーキヤリアは空乏層６
を径て拡散層２に流れ込めるが、Ｗ＜ｌ１では空乏層
１′内のツエナーキヤリアは閉じこめられ空乏層１′外
に流出できないからである。 実施例５． 上記第４の実施例の場合でも、表面電界を強くするため
に拡散層５を設けた構造が考えられる。この構造を示す
第５の実施例の断面図を第７図に示す。この場合、拡散
２と５は隣接していてもかまわない。絶縁膜３は本実施
例においてもできるだけ薄い方がよい。絶縁膜３の材料
は、全実施例において二酸化ケイ素、誘電率の高い窒化
ケイ素、アルミナ等が考えられる。 実施例６． 次に、本発明によるＭＩＳＦＥＴの第６実施例の平面図
を第８図に示す。一般にＭＩＳＦＥＴでは電流はソース
からドレインへの一方向のみ流れるが本発明によるＭＩ
ＳＦＥＴでは領域１００で示す基板もしくは基板と同一
導電型の拡散層の表面近傍でツエナー降伏により発生し
たツエナーキヤリアが拡散層２へ流れ込めればよいの
で、基板と異なる導電型の拡散層２が領域１００で示す
基板もしくは拡散層の周囲を取り囲む構造が効率的であ
る。 第８図は、四角形であるが、取り囲む構造であればその
他の多角形、円形でもかまわない。 次に、本発明によるＭＩＳＦＥＴの静特性を第９図に示
す。第９図において横軸、縦軸は、基板１と拡散層２間
のそれぞれ電圧ＶＤ、電流ＩＤであり、ゲート電極４の
電圧ＶＧをパラメータとしてとつてある。第９図は、第
４図に示す第２の実施例を用いた場合の実験結果であ
る。基板１はＰ型で拡散層５の濃度は６×１０1-8c
m-3，絶縁膜３は二酸化ケイ素で１００Å、さらにゲー
ト電極４の幅は２００μｍの試料に対するものである。 拡散層５の濃度をさらに高くし、絶縁膜３をもつと薄く
すれば、５Ｖ程度のゲート電圧で１ｕＡ以上の電流を得
ることが可能である。 第９図に示すように、本発明によるＭＩＳＦＥＴの静特
性は、一般のＭＩＳＦＥＴの静特性と同様である。それ
ゆえ、スイツチング素子、論理回路用素子等の素子とし
て使用できる。 実施例７． 第１０図は、本発明によるＭＩＳＦＥＴを用いたＣ−Ｍ
ＯＳインバータ回路の第７の実施例である。１はＮ型基
板であり、ここにＰ型のウエルタを形成する。２，２′
はそれぞれＮ＋型、Ｐ＋型の拡散層、また５，５′はそ
れぞれＰ型、Ｎ型の拡散層で互いに短絡されており、外
部端子Ｖ outに接続されている。２つの素子には、絶縁
膜３を介してゲート電極４，４′が設けられており、こ
れらは互いに短絡され端子Ｖinに接続されている。また
２′の電位はＶssに固定され、２つの電位はＶｓｓより
高いＶｏｏに固定されている。いまＶｉｎをＶDDにする
と拡散層２′の表面近傍のみ強電界が発生し、ツエナー
降伏により電子が発生して拡散層５′に流れ込む。この
ため５′の電位ＶoutはＶssに等しくなる。逆にＶinを
Ｖssにすると拡散層２の表面近傍にのみ強電界が発生
し、拡散層２′，５間にのみ電流が流れるため、Ｖout
はＶDDに等しくなる。 以上はインバータ動作を行つていることを示す。 〔発明の効果〕 以上、本発明によるＭＩＳＦＥＴは、従来のＭＩＳＦＥ
Ｔのソースに相当する拡散層がないにもかかわらず、従
来とほぼ同様の動作をすることから、小面積ですみ、今
後高集積化を目指す半導体集積回路において従来のＭＩ
ＳＦＥＴにとり変る重要な素小となる。
果型トランジスタ（ＭＩＳＦＥＴ）に関する。 〔従来技術〕 従来のＭＩＳＦＥＴは、第１図に示すごとく半導体基板
１の表面に基板の導電型と異なる導電型の２つの拡散層
ソース８、ドレイン９が設けられ、ゲート電極４の電位
により、絶縁膜３を介して基板１の表面に反転層１０を
形成させ、ソース８とドレイン９との間に電流を流すも
のであつた。よつてソース８、ドレイン９と２つの確信
層が必要であつた。 〔発明の目的〕 本発明は、従来のＭＩＳＦＥＴに比して基板導電型と異
なる導電型の拡散層が一つですみ、回路の高集積化を可
能とするものである。 〔実施例による発明の構成および作用〕 実施例１． 次に、本発明を図面に基づいて詳細に説明する本発明基
本構造である第１の実施例を第２図に示す。１は半導体
基板であり、この表面部分に基板有導電型と異なる導電
型の拡散層２が設けられており、これら２つの領域の表
面上に絶縁膜３、さらにその上にゲート電極４が設けら
れている。 次に動作原理を説明する。 第３図は、第２図におけるＡ−Ａ′線に沿つたポテンシ
ャル図である。ゲート電極４に基板１に対し電圧ＶＧを
印加し、基板表面に空乏層１′を形成させ、しかもこの
空乏層の電界が非常に強く、電子のツエナー降伏（矢印
ｅ−）を可能にさせるようにする。ツエナー降伏により
空乏層１′に発生したキャリア（以下ツエターキヤリア
と称す）は、拡散層２の電位ＶＤに引かれて第２図の矢
印Ｂのごとく基板表面の空乏層１′から拡散層２に流れ
込む。 以上のように本発明による半導体装置は、ＭＩＳＦＥＴ
動作をただ１つの拡散層のみで可能にする。 実施例２． しかしながら、比較的に小さな電極４の電圧ＶＧでツエ
ナー降伏を起こさせるような空乏層１′の強電界を得る
ためには、基板濃度を高くし絶縁膜３の単位面積当りの
静電容量を大きくすることが必要である。それを実現し
た第２の実施例の断面図を第４図で示す。第４図におい
て、絶縁膜３はできるだけ薄くし、表面濃度を高くする
ためにゲート電極４の下の基板表面に基板導電型と同じ
同電型で、基板よりも濃度の高い拡散層２に隣接するよ
うに形成する。絶縁膜３として二酸化ケイ素を選んだ実
際の素子においては、二酸化ケイ素の膜厚７０Å、拡散
層５の濃度５×１０１８／cm-3で、電極４の電圧ＶＧ＝
５Ｖで動作可能である。 実施例３． 第４図に示す第２の実施例で絶縁線３は薄ければ薄いほ
どよいが、あまり薄すぎると不都合が生じる。それは、
ゲート電極４と拡散層２との間にトンネル電流が流れて
しまうことである。 第５図は、この欠点を克服するためになされた第３の実
施例の断面図である。拡散層２，５は互いにある距離を
おいて離れており、これらの間のある点Ｃ点から拡散層
５までの領域上の絶縁膜３よりも、Ｃ点から拡散層２ま
での領域上の絶縁膜３′の方を厚くすることによりゲー
ト電極４と拡散層２との間のトンネル電流を防ぐことが
できる。さらに、例えば絶縁膜３として比較的誘電率の
高い窒素膜を選び、絶縁膜３′は障壁が高く電流の流れ
にくい二酸化ケイ素膜を選べば、２つの絶縁膜の膜厚に
冗長性を持たせることができる。 実施例４． ゲート電極と拡散層２との絶縁性を保つためのもう一つ
の方法は、ゲート電極４と拡散層２とをある距離ｌ１だ
け離すことである。 第６図は、上記方法による第４の実施例の断面図であ
る。この場合ｌ１は、基板１と拡散層２とにより生じる
空乏層６の幅Ｗよりも小さくする必要がある。ｌ１＝Ｗ
の場合、ゲート電極４の下の基板表面の空乏１′内でツ
エナー降伏により発生したツエナーキヤリアは空乏層６
を径て拡散層２に流れ込めるが、Ｗ＜ｌ１では空乏層
１′内のツエナーキヤリアは閉じこめられ空乏層１′外
に流出できないからである。 実施例５． 上記第４の実施例の場合でも、表面電界を強くするため
に拡散層５を設けた構造が考えられる。この構造を示す
第５の実施例の断面図を第７図に示す。この場合、拡散
２と５は隣接していてもかまわない。絶縁膜３は本実施
例においてもできるだけ薄い方がよい。絶縁膜３の材料
は、全実施例において二酸化ケイ素、誘電率の高い窒化
ケイ素、アルミナ等が考えられる。 実施例６． 次に、本発明によるＭＩＳＦＥＴの第６実施例の平面図
を第８図に示す。一般にＭＩＳＦＥＴでは電流はソース
からドレインへの一方向のみ流れるが本発明によるＭＩ
ＳＦＥＴでは領域１００で示す基板もしくは基板と同一
導電型の拡散層の表面近傍でツエナー降伏により発生し
たツエナーキヤリアが拡散層２へ流れ込めればよいの
で、基板と異なる導電型の拡散層２が領域１００で示す
基板もしくは拡散層の周囲を取り囲む構造が効率的であ
る。 第８図は、四角形であるが、取り囲む構造であればその
他の多角形、円形でもかまわない。 次に、本発明によるＭＩＳＦＥＴの静特性を第９図に示
す。第９図において横軸、縦軸は、基板１と拡散層２間
のそれぞれ電圧ＶＤ、電流ＩＤであり、ゲート電極４の
電圧ＶＧをパラメータとしてとつてある。第９図は、第
４図に示す第２の実施例を用いた場合の実験結果であ
る。基板１はＰ型で拡散層５の濃度は６×１０1-8c
m-3，絶縁膜３は二酸化ケイ素で１００Å、さらにゲー
ト電極４の幅は２００μｍの試料に対するものである。 拡散層５の濃度をさらに高くし、絶縁膜３をもつと薄く
すれば、５Ｖ程度のゲート電圧で１ｕＡ以上の電流を得
ることが可能である。 第９図に示すように、本発明によるＭＩＳＦＥＴの静特
性は、一般のＭＩＳＦＥＴの静特性と同様である。それ
ゆえ、スイツチング素子、論理回路用素子等の素子とし
て使用できる。 実施例７． 第１０図は、本発明によるＭＩＳＦＥＴを用いたＣ−Ｍ
ＯＳインバータ回路の第７の実施例である。１はＮ型基
板であり、ここにＰ型のウエルタを形成する。２，２′
はそれぞれＮ＋型、Ｐ＋型の拡散層、また５，５′はそ
れぞれＰ型、Ｎ型の拡散層で互いに短絡されており、外
部端子Ｖ outに接続されている。２つの素子には、絶縁
膜３を介してゲート電極４，４′が設けられており、こ
れらは互いに短絡され端子Ｖinに接続されている。また
２′の電位はＶssに固定され、２つの電位はＶｓｓより
高いＶｏｏに固定されている。いまＶｉｎをＶDDにする
と拡散層２′の表面近傍のみ強電界が発生し、ツエナー
降伏により電子が発生して拡散層５′に流れ込む。この
ため５′の電位ＶoutはＶssに等しくなる。逆にＶinを
Ｖssにすると拡散層２の表面近傍にのみ強電界が発生
し、拡散層２′，５間にのみ電流が流れるため、Ｖout
はＶDDに等しくなる。 以上はインバータ動作を行つていることを示す。 〔発明の効果〕 以上、本発明によるＭＩＳＦＥＴは、従来のＭＩＳＦＥ
Ｔのソースに相当する拡散層がないにもかかわらず、従
来とほぼ同様の動作をすることから、小面積ですみ、今
後高集積化を目指す半導体集積回路において従来のＭＩ
ＳＦＥＴにとり変る重要な素小となる。
第１図は従来のＭＩＳＦＥＴの断面図、第２図は本発明
による第１の実施例のＭＩＳＦＥＴの断面図、第３図
は、第２図に示すＭＩＳＦＥＴの原理を示すポテンシヤ
ル図、第４図は本発明による第２の実施例の断面図、第
５図は本発明による第３の実施例の断面図、第６図は本
発明による第４の実施例の断面図、第７図は本発明によ
る第５の実施例の断面図、第８図は本発明による第６の
実施例の平面図、第９図は第４図に示すＭＩＳＦＥＴの
静特性を示す図、第１０図は本発明の第７の実施例であ
るＭＩＳＦＥＴを用いたＣＭＯＳインバータの断面図で
ある。 １……半導体基板 １′……半導体基板の空乏層 ２，２′……基板、ウエルと異導電型の拡散層 ３，３′……絶縁膜 ４……ゲート電極 ５，５……基板、ウエルと同導電型の拡散層 ６……基板および拡散層２による空乏層 ７……ウエル ８……ソース ９……ドレイン １０……チヤネル。
による第１の実施例のＭＩＳＦＥＴの断面図、第３図
は、第２図に示すＭＩＳＦＥＴの原理を示すポテンシヤ
ル図、第４図は本発明による第２の実施例の断面図、第
５図は本発明による第３の実施例の断面図、第６図は本
発明による第４の実施例の断面図、第７図は本発明によ
る第５の実施例の断面図、第８図は本発明による第６の
実施例の平面図、第９図は第４図に示すＭＩＳＦＥＴの
静特性を示す図、第１０図は本発明の第７の実施例であ
るＭＩＳＦＥＴを用いたＣＭＯＳインバータの断面図で
ある。 １……半導体基板 １′……半導体基板の空乏層 ２，２′……基板、ウエルと異導電型の拡散層 ３，３′……絶縁膜 ４……ゲート電極 ５，５……基板、ウエルと同導電型の拡散層 ６……基板および拡散層２による空乏層 ７……ウエル ８……ソース ９……ドレイン １０……チヤネル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 小次郎 東京都江東区亀戸６丁目31番１号 株式会 社第二精工舎内 (56)参考文献 特開 昭50−27483（ＪＰ，Ａ) 特開 昭50−30486（ＪＰ，Ａ) 徳山 巍 著「エレクトロニクス技術全 書［３］ＭＯＳデバイス」（第２版）, （昭50−６−10）工業調査会，Ｐ．299− Ｐ．316
Claims (3)
- 【請求項１】第１導電型の半導体から成る第１の領域
と、前記第１の領域と隣接あるいは離れて設けられた第
２の領域と、前記第１の領域と前記第２の領域の表面上
にゲート絶縁膜を介して設けられたゲート電極とからな
り、前記第１の領域と前記第２の領域との間に流れる電
流を前記ゲート電極に印加するゲート電圧によって制御
する電界効果型トランジスタにおいて、前記電流の主成
分が前記ゲート電圧によって形成される前記第１の領域
表面の空乏層内部の価電子帯と伝導帯との間に流れるツ
ェナーキャリアであることを特徴とする半導体装置。 - 【請求項２】前記第１の領域は、第１誘電型の第１の拡
散層内に設けられた、前記第１の拡散層よりも濃度の高
い第１導電型の第２の拡散層であることを特徴とする特
許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記第２の領域は、前記第１導電型と異な
る第２導電型の第３の拡散層であることを特徴とする特
許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228185A JPH067595B2 (ja) | 1982-12-23 | 1982-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228185A JPH067595B2 (ja) | 1982-12-23 | 1982-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115563A JPS59115563A (ja) | 1984-07-04 |
| JPH067595B2 true JPH067595B2 (ja) | 1994-01-26 |
Family
ID=16872537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228185A Expired - Lifetime JPH067595B2 (ja) | 1982-12-23 | 1982-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067595B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611227B2 (ja) * | 1973-07-10 | 1981-03-12 | ||
| JPS5030486A (ja) * | 1973-07-17 | 1975-03-26 |
-
1982
- 1982-12-23 JP JP57228185A patent/JPH067595B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 徳山巍著「エレクトロニクス技術全書［３ＭＯＳデバイス」（第２版），（昭５０−６−１０）工業調査会，Ｐ．２９９−Ｐ．３１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59115563A (ja) | 1984-07-04 |
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