JPH06216392A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06216392A JPH06216392A JP5007796A JP779693A JPH06216392A JP H06216392 A JPH06216392 A JP H06216392A JP 5007796 A JP5007796 A JP 5007796A JP 779693 A JP779693 A JP 779693A JP H06216392 A JPH06216392 A JP H06216392A
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- JP
- Japan
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- memory cell
- manufacturing process
- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/91—Controlling charging state at semiconductor-insulator interface
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 素子特性に悪影響を及ぼすことなく容易に単
結晶シリコン層を形成することが可能な半導体装置の製
造方法を提供することを目的とする。 【構成】 シリコン基板１上のゲート酸化膜層２ａ上に
第１ポリシリコン層３ａを形成し、その上にパターニン
グのためのレジスト１３を形成する。そして、レジスト
１３をマスクとしてエッチングすることによりシリコン
基板１表面を露出させた後、第２ポリシリコン層４ａを
形成して、第２ポリシリコン層４ａと第１ポリシリコン
層３ａとを単結晶化させる。
結晶シリコン層を形成することが可能な半導体装置の製
造方法を提供することを目的とする。 【構成】 シリコン基板１上のゲート酸化膜層２ａ上に
第１ポリシリコン層３ａを形成し、その上にパターニン
グのためのレジスト１３を形成する。そして、レジスト
１３をマスクとしてエッチングすることによりシリコン
基板１表面を露出させた後、第２ポリシリコン層４ａを
形成して、第２ポリシリコン層４ａと第１ポリシリコン
層３ａとを単結晶化させる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、電気的に情報の書込および消去が可能
な半導体装置の製造方法に関する。
法に関し、特に、電気的に情報の書込および消去が可能
な半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、電気的に情報の書込および消去を
行なうことが可能な不揮発性の半導体装置の１つとし
て、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。この
ＥＥＰＲＯＭは、書込、消去ともに電気的に行なえると
いう利点はあるが、メモリセルに２つのトランジスタを
必要とするため、高集積化が困難であるという問題点が
あった。そこで、従来、メモリセルが１つのトランジス
タで構成され、書込まれた情報電荷を電気的に一括消去
することが可能なフラッシュＥＥＰＲＯＭが提案されて
いる。これらは、たとえば、米国特許第４，８６８，６
１９号などに開示されている。
行なうことが可能な不揮発性の半導体装置の１つとし
て、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。この
ＥＥＰＲＯＭは、書込、消去ともに電気的に行なえると
いう利点はあるが、メモリセルに２つのトランジスタを
必要とするため、高集積化が困難であるという問題点が
あった。そこで、従来、メモリセルが１つのトランジス
タで構成され、書込まれた情報電荷を電気的に一括消去
することが可能なフラッシュＥＥＰＲＯＭが提案されて
いる。これらは、たとえば、米国特許第４，８６８，６
１９号などに開示されている。
【０００３】図５７は、従来のフラッシュＥＥＰＲＯＭ
の一般的な構成を示すブロック図である。図５７を参照
して、フラッシュＥＥＰＲＯＭは、データを記憶するた
めのメモリセル（図示せず）がマトリックス状に複数個
配置されたメモリセルアレイ１３０と、外部からのアド
レス信号を解読してメモリセルアレイ１３０の行および
列を選択するためのＸデコーダ１３１およびＹデコーダ
１３２と、Ｙゲート１３３と、Ｙゲート１３３に接続さ
れ、データの入出力を行なうための入出力回路１３５
と、Ｙゲート１３３および入出力回路１３５に接続さ
れ、外部からの制御信号に基づいてフラッシュＥＥＰＲ
ＯＭの動作制御を行なうための制御回路１３４とを備え
ている。Ｘデコーダ１３１、Ｙデコーダ１３２、Ｙゲー
ト１３３、制御回路１３４、入出力回路１３５およびメ
モリセルアレイ１３０は、半導体チップ１３６上の同一
基板上に形成されている。さらに、半導体チップ１３６
には、電源入力端子ＶCC１３７と、高圧電源入力端子Ｖ
PP１３８とが設けられている。
の一般的な構成を示すブロック図である。図５７を参照
して、フラッシュＥＥＰＲＯＭは、データを記憶するた
めのメモリセル（図示せず）がマトリックス状に複数個
配置されたメモリセルアレイ１３０と、外部からのアド
レス信号を解読してメモリセルアレイ１３０の行および
列を選択するためのＸデコーダ１３１およびＹデコーダ
１３２と、Ｙゲート１３３と、Ｙゲート１３３に接続さ
れ、データの入出力を行なうための入出力回路１３５
と、Ｙゲート１３３および入出力回路１３５に接続さ
れ、外部からの制御信号に基づいてフラッシュＥＥＰＲ
ＯＭの動作制御を行なうための制御回路１３４とを備え
ている。Ｘデコーダ１３１、Ｙデコーダ１３２、Ｙゲー
ト１３３、制御回路１３４、入出力回路１３５およびメ
モリセルアレイ１３０は、半導体チップ１３６上の同一
基板上に形成されている。さらに、半導体チップ１３６
には、電源入力端子ＶCC１３７と、高圧電源入力端子Ｖ
PP１３８とが設けられている。
【０００４】図５８は、図５７に示したメモリセルアレ
イ１３０の概略構成を示す等価回路図である。図５８を
参照して、メモリセルアレイ１３０内では、行方向に延
びる複数本のワード線ＷＬ1 、ＷＬ2 、・・・、ＷＬi
と、列方向に延びる複数本のビット線ＢＬ1 、ＢＬ2 、
・・・、ＢＬi とが互いに直交するように配置されてい
る。各ワード線と各ビット線との交点には、それぞれフ
ローティングゲートを有するメモリセルトランジスタＱ
11、Ｑ12、・・・、Ｑiiが配設されている。各メモリト
ランジスタのドレインは、各ビット線に接続されてい
る。メモリセルトランジスタのコントロールゲートは、
各ワード線に接続されている。メモリセルトランジスタ
のソースは、各ソース線ＳＬ1 、ＳＬ2 、・・・に接続
されている。ソース線ＳＬ1 、ＳＬ2 、・・・は、両側
に配置されたソース線Ｓ1 、Ｓ2 、・・・に接続されて
いる。
イ１３０の概略構成を示す等価回路図である。図５８を
参照して、メモリセルアレイ１３０内では、行方向に延
びる複数本のワード線ＷＬ1 、ＷＬ2 、・・・、ＷＬi
と、列方向に延びる複数本のビット線ＢＬ1 、ＢＬ2 、
・・・、ＢＬi とが互いに直交するように配置されてい
る。各ワード線と各ビット線との交点には、それぞれフ
ローティングゲートを有するメモリセルトランジスタＱ
11、Ｑ12、・・・、Ｑiiが配設されている。各メモリト
ランジスタのドレインは、各ビット線に接続されてい
る。メモリセルトランジスタのコントロールゲートは、
各ワード線に接続されている。メモリセルトランジスタ
のソースは、各ソース線ＳＬ1 、ＳＬ2 、・・・に接続
されている。ソース線ＳＬ1 、ＳＬ2 、・・・は、両側
に配置されたソース線Ｓ1 、Ｓ2 、・・・に接続されて
いる。
【０００５】図５９は、図５８に示した１つのメモリセ
ルトランジスタを含む１つのメモリセル（半導体記憶素
子）部分を示した断面構造図である。図５９に示したよ
うなメモリセル構造を有するフラッシュＥＥＰＲＯＭ
は、スタックゲート型フラッシュＥＥＰＲＯＭと呼ばれ
ている。
ルトランジスタを含む１つのメモリセル（半導体記憶素
子）部分を示した断面構造図である。図５９に示したよ
うなメモリセル構造を有するフラッシュＥＥＰＲＯＭ
は、スタックゲート型フラッシュＥＥＰＲＯＭと呼ばれ
ている。
【０００６】図５９を参照して、従来のスタックゲート
型フラッシュＥＥＰＲＯＭのメモリセルは、シリコン基
板１０１と、シリコン基板１０１の主表面上に所定の間
隔を隔てて形成されたソース不純物拡散層１０６および
ドレイン不純物拡散層１０７と、ソース不純物拡散層１
０６とドレイン不純物拡散層１０７との間に形成された
チャネル領域１１１と、チャネル領域１１１上に形成さ
れ、ＳｉＯ2 からなるゲート酸化膜１０２と、ゲート酸
化膜１０２上に形成された単結晶シリコン層からなるフ
ローティングゲート電極（浮遊ゲート電極）１０３と、
フローティングゲート電極１０３上に形成された絶縁膜
１０４と、絶縁膜１０４上に形成されたポリシリコン層
からなるコントロールゲート電極（制御ゲート電極）１
０５と、コントロールゲート電極１０５を覆うように形
成された層間熱酸化膜１０８と、層間熱酸化膜１０８を
覆うように形成された層間絶縁膜１０９と、層間絶縁膜
１０９上に沿って形成された金属配線層１１０とを備え
ている。
型フラッシュＥＥＰＲＯＭのメモリセルは、シリコン基
板１０１と、シリコン基板１０１の主表面上に所定の間
隔を隔てて形成されたソース不純物拡散層１０６および
ドレイン不純物拡散層１０７と、ソース不純物拡散層１
０６とドレイン不純物拡散層１０７との間に形成された
チャネル領域１１１と、チャネル領域１１１上に形成さ
れ、ＳｉＯ2 からなるゲート酸化膜１０２と、ゲート酸
化膜１０２上に形成された単結晶シリコン層からなるフ
ローティングゲート電極（浮遊ゲート電極）１０３と、
フローティングゲート電極１０３上に形成された絶縁膜
１０４と、絶縁膜１０４上に形成されたポリシリコン層
からなるコントロールゲート電極（制御ゲート電極）１
０５と、コントロールゲート電極１０５を覆うように形
成された層間熱酸化膜１０８と、層間熱酸化膜１０８を
覆うように形成された層間絶縁膜１０９と、層間絶縁膜
１０９上に沿って形成された金属配線層１１０とを備え
ている。
【０００７】ゲート酸化膜１０２、フローティングゲー
ト電極１０３、絶縁膜１０４、コントロールゲート電極
１０５、ドレイン不純物拡散層１０６およびソース不純
物拡散層１０７により、スタックトゲート型ＥＥＰＲＯ
Ｍの基本要素が構成されている。層間絶縁膜１０９に
は、ボロンやリンなどの不純物が含まれている。なお、
層間熱酸化膜１０８は、層間絶縁膜１０９のボロンやリ
ンなどの不純物がシリコン基板１０１、コントロールゲ
ート電極１０５、またはフローティングゲート電極１０
３に入り込んでそれらの電気的特性を変動させることを
防止するために設けられている。ここで、フローティン
グゲート電極１０３を単結晶シリコン層によって形成す
るのは、次のような理由による。すなわち、フローティ
ングゲート電極１０３をたとえばポリシリコン層によっ
て形成すると、ポリシリコン層は複数の結晶（グレイ
ン）を持っているので、フローティングゲート電極１０
３の表面形状が凹凸形状になる。そして、後述する消去
動作の際にソース不純物拡散層１０６に電圧を印加する
とフローティングゲート電極１０３の表面の凸部におい
て電界集中が発生する。この結果、フローティングゲー
ト電極１０３に蓄えられた電子が過剰に引き抜かれてし
まういわゆるオーバーイレーズ現象が生じてしまう。そ
こで、上記凹凸部を除去する方法として、フローティン
グゲート電極１０３として単結晶シリコン層を用いるよ
うに構成する。すなわち、単結晶シリコン層はポリシリ
コン層のように凹凸形状を有さないので、消去動作の際
に電界集中が起こることなく、その電界集中によるオー
バーイレーズ現象を有効に防止することができる。
ト電極１０３、絶縁膜１０４、コントロールゲート電極
１０５、ドレイン不純物拡散層１０６およびソース不純
物拡散層１０７により、スタックトゲート型ＥＥＰＲＯ
Ｍの基本要素が構成されている。層間絶縁膜１０９に
は、ボロンやリンなどの不純物が含まれている。なお、
層間熱酸化膜１０８は、層間絶縁膜１０９のボロンやリ
ンなどの不純物がシリコン基板１０１、コントロールゲ
ート電極１０５、またはフローティングゲート電極１０
３に入り込んでそれらの電気的特性を変動させることを
防止するために設けられている。ここで、フローティン
グゲート電極１０３を単結晶シリコン層によって形成す
るのは、次のような理由による。すなわち、フローティ
ングゲート電極１０３をたとえばポリシリコン層によっ
て形成すると、ポリシリコン層は複数の結晶（グレイ
ン）を持っているので、フローティングゲート電極１０
３の表面形状が凹凸形状になる。そして、後述する消去
動作の際にソース不純物拡散層１０６に電圧を印加する
とフローティングゲート電極１０３の表面の凸部におい
て電界集中が発生する。この結果、フローティングゲー
ト電極１０３に蓄えられた電子が過剰に引き抜かれてし
まういわゆるオーバーイレーズ現象が生じてしまう。そ
こで、上記凹凸部を除去する方法として、フローティン
グゲート電極１０３として単結晶シリコン層を用いるよ
うに構成する。すなわち、単結晶シリコン層はポリシリ
コン層のように凹凸形状を有さないので、消去動作の際
に電界集中が起こることなく、その電界集中によるオー
バーイレーズ現象を有効に防止することができる。
【０００８】図６０は、従来のフラッシュＥＥＰＲＯＭ
の動作を説明するための概略図である。図６０を参照し
て、次に動作について説明する。フラッシュＥＥＰＲＯ
Ｍにおいては、電気的に情報を書込みまたは消去する書
込／消去モードと、情報を読出す読出モードとがある。
また、書込／消去モードには、情報を電気的に書込む書
込モードと、電気的に消去する消去モードとがある。
の動作を説明するための概略図である。図６０を参照し
て、次に動作について説明する。フラッシュＥＥＰＲＯ
Ｍにおいては、電気的に情報を書込みまたは消去する書
込／消去モードと、情報を読出す読出モードとがある。
また、書込／消去モードには、情報を電気的に書込む書
込モードと、電気的に消去する消去モードとがある。
【０００９】まず、消去モードでは、たとえばドレイン
不純物拡散層１０７からなるドレイン電極をフローティ
ング状態にし、コントロールゲート電極１０５を接地状
態にする。そして、ソース不純物拡散層１０６からなる
ソース電極にたとえば１２Ｖ程度の高電圧を印加する。
これにより、フローティングゲート電極１０３内に蓄積
された電子をソース不純物拡散層１０６に向かって引き
抜く。この電子を引き抜くときの電流をファウラー・ノ
ルドハイムトンネル電流と呼ぶ。
不純物拡散層１０７からなるドレイン電極をフローティ
ング状態にし、コントロールゲート電極１０５を接地状
態にする。そして、ソース不純物拡散層１０６からなる
ソース電極にたとえば１２Ｖ程度の高電圧を印加する。
これにより、フローティングゲート電極１０３内に蓄積
された電子をソース不純物拡散層１０６に向かって引き
抜く。この電子を引き抜くときの電流をファウラー・ノ
ルドハイムトンネル電流と呼ぶ。
【００１０】また、書込モードでは、ソース不純物拡散
層１０６からなるソース電極を接地状態にし、ドレイン
不純物拡散層１０７からなるドレイン電極にたとえば７
Ｖ、コントロールゲート電極１０５にたとえば１２Ｖ程
度の電圧を印加する。これにより、フローティングゲー
ト電極１０３端部下のドレイン不純物拡散層１０７近傍
でアバランシェ現象が起こる。そしてこのアバランシェ
現象によって発生したホットエレクトロンがゲート酸化
膜１０２を介してフローティングゲート電極１０３に注
入される。これによって情報の書込が行なわれる。
層１０６からなるソース電極を接地状態にし、ドレイン
不純物拡散層１０７からなるドレイン電極にたとえば７
Ｖ、コントロールゲート電極１０５にたとえば１２Ｖ程
度の電圧を印加する。これにより、フローティングゲー
ト電極１０３端部下のドレイン不純物拡散層１０７近傍
でアバランシェ現象が起こる。そしてこのアバランシェ
現象によって発生したホットエレクトロンがゲート酸化
膜１０２を介してフローティングゲート電極１０３に注
入される。これによって情報の書込が行なわれる。
【００１１】さらに、読出モードでは、ソース不純物拡
散層１０６からなるソース電極を接地状態にし、ドレイ
ン不純物拡散層１０７からなるドレイン電極にたとえば
１Ｖ、コントロールゲート電極１０５にたとえば３Ｖ程
度の電圧を印加する。この状態で、ドレイン不純物拡散
層１０７からソース不純物拡散層１０６に電流が流れる
か否かによって「１」、「０」の状態を判別して情報の
読出を行なう。すなわち、フローティングゲート電極１
０３に電子が蓄積されている場合には、ドレイン不純物
拡散層１０７からソース不純物拡散層１０６に電流が流
れない。この結果、書込状態が読出される。その一方、
フローティングゲート電極１０３から電子が引き抜かれ
ている場合には、ドレイン不純物拡散層１０７からソー
ス不純物拡散層１０６に電流が流れる。この結果消去状
態が読出される。
散層１０６からなるソース電極を接地状態にし、ドレイ
ン不純物拡散層１０７からなるドレイン電極にたとえば
１Ｖ、コントロールゲート電極１０５にたとえば３Ｖ程
度の電圧を印加する。この状態で、ドレイン不純物拡散
層１０７からソース不純物拡散層１０６に電流が流れる
か否かによって「１」、「０」の状態を判別して情報の
読出を行なう。すなわち、フローティングゲート電極１
０３に電子が蓄積されている場合には、ドレイン不純物
拡散層１０７からソース不純物拡散層１０６に電流が流
れない。この結果、書込状態が読出される。その一方、
フローティングゲート電極１０３から電子が引き抜かれ
ている場合には、ドレイン不純物拡散層１０７からソー
ス不純物拡散層１０６に電流が流れる。この結果消去状
態が読出される。
【００１２】図６１〜図７１は、図５９に示した従来の
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面構造図である。図５９および図６１〜図７１を参
照して、次に従来のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスについて説明する。
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面構造図である。図５９および図６１〜図７１を参
照して、次に従来のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスについて説明する。
【００１３】まず、図６１に示す状態から図６２に示す
ように、シリコン基板１０１上に熱酸化法を用いて１２
０Å程度の厚みを有するゲート酸化膜層１０２ａを形成
する。ゲート酸化膜層１０２ａ上の所定領域にレジスト
１１２を形成する。レジスト１１２をマスクとしてゲー
ト酸化膜層１０２ａをパターニングすることによって図
６３に示すようにシリコン基板１０１表面を露出させ
る。この後、レジスト１１２を除去する。
ように、シリコン基板１０１上に熱酸化法を用いて１２
０Å程度の厚みを有するゲート酸化膜層１０２ａを形成
する。ゲート酸化膜層１０２ａ上の所定領域にレジスト
１１２を形成する。レジスト１１２をマスクとしてゲー
ト酸化膜層１０２ａをパターニングすることによって図
６３に示すようにシリコン基板１０１表面を露出させ
る。この後、レジスト１１２を除去する。
【００１４】次に、図６４に示すように、露出されたシ
リコン基板１０１表面およびゲート酸化膜層１０２ａ上
にＣＶＤ法を用いて２０００Å程度の厚みを有するポリ
シリコン層１０３ａを形成する。ポリシリコン層１０３
ａをレーザアニール法などを用いて加熱溶融することに
よってシリコン（単結晶）基板１０１を種結晶としてポ
リシリコン層１０３ａを単結晶化させる。これにより、
図６５に示すような単結晶シリコン層１０３ｂが得られ
る。
リコン基板１０１表面およびゲート酸化膜層１０２ａ上
にＣＶＤ法を用いて２０００Å程度の厚みを有するポリ
シリコン層１０３ａを形成する。ポリシリコン層１０３
ａをレーザアニール法などを用いて加熱溶融することに
よってシリコン（単結晶）基板１０１を種結晶としてポ
リシリコン層１０３ａを単結晶化させる。これにより、
図６５に示すような単結晶シリコン層１０３ｂが得られ
る。
【００１５】次に、図６６に示すように、単結晶シリコ
ン層１０３ｂ上に３００Å程度の厚みを有する絶縁膜層
１０４ａを形成した後、その絶縁膜層１０４ａ上にＣＶ
Ｄ法を用いて３０００Å程度の厚みを有するポリシリコ
ン層１０５ａを形成する。ポリシリコン層１０５ａ上の
所定領域にレジスト１１３を形成する。レジスト１１３
をマスクとしてポリシリコン層１０５ａ、絶縁膜層１０
４ａ、単結晶シリコン層１０３ｂおよびゲート酸化膜層
１０２ａを異方性エッチングすることによって、図６７
に示すようなコントロールゲート電極１０５、絶縁膜１
０４、フローティングゲート電極１０３およびゲート酸
化膜１０２が形成される。この後、レジスト１１３を除
去する。
ン層１０３ｂ上に３００Å程度の厚みを有する絶縁膜層
１０４ａを形成した後、その絶縁膜層１０４ａ上にＣＶ
Ｄ法を用いて３０００Å程度の厚みを有するポリシリコ
ン層１０５ａを形成する。ポリシリコン層１０５ａ上の
所定領域にレジスト１１３を形成する。レジスト１１３
をマスクとしてポリシリコン層１０５ａ、絶縁膜層１０
４ａ、単結晶シリコン層１０３ｂおよびゲート酸化膜層
１０２ａを異方性エッチングすることによって、図６７
に示すようなコントロールゲート電極１０５、絶縁膜１
０４、フローティングゲート電極１０３およびゲート酸
化膜１０２が形成される。この後、レジスト１１３を除
去する。
【００１６】次に、図６８に示すように、コントロール
ゲート電極１０５をマスクとしてシリコン基板１０１に
不純物を３×１０15／ｃｍ2 程度の注入エネルギーでイ
オン注入し、さらに熱拡散することによって、ソース不
純物拡散層１０６とドレイン不純物拡散層１０７とを形
成する。
ゲート電極１０５をマスクとしてシリコン基板１０１に
不純物を３×１０15／ｃｍ2 程度の注入エネルギーでイ
オン注入し、さらに熱拡散することによって、ソース不
純物拡散層１０６とドレイン不純物拡散層１０７とを形
成する。
【００１７】次に、図６９に示すように、シリコン基板
１０１、コントロールゲート電極１０５およびフローテ
ィングゲート電極１０３を覆うように３０００Å程度の
厚みを有する層間熱酸化膜１０８を形成する。
１０１、コントロールゲート電極１０５およびフローテ
ィングゲート電極１０３を覆うように３０００Å程度の
厚みを有する層間熱酸化膜１０８を形成する。
【００１８】次に、図７０に示すように、層間熱酸化膜
１０８を覆うように７０００Å程度の厚みを有する層間
絶縁膜１０９を形成する。そして、層間絶縁膜１０９の
平坦性を向上させるために熱処理を行なう。これによ
り、図７１に示すような形状の層間絶縁膜１０９が得ら
れる。
１０８を覆うように７０００Å程度の厚みを有する層間
絶縁膜１０９を形成する。そして、層間絶縁膜１０９の
平坦性を向上させるために熱処理を行なう。これによ
り、図７１に示すような形状の層間絶縁膜１０９が得ら
れる。
【００１９】最後に、図５９に示したように、ドレイン
不純物拡散層１０７と電気的に接続するように（図示せ
ず）層間絶縁膜１０９上にスパッタ法などを用いて１０
０００Å程度の厚みを有する金属配線層１１０を形成す
る。
不純物拡散層１０７と電気的に接続するように（図示せ
ず）層間絶縁膜１０９上にスパッタ法などを用いて１０
０００Å程度の厚みを有する金属配線層１１０を形成す
る。
【００２０】このようにして、従来のフラッシュＥＥＰ
ＲＯＭのメモリセル部は形成されていた。
ＲＯＭのメモリセル部は形成されていた。
【００２１】
【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭのメモリセル部の製造方法では、単結晶シリコ
ン層からなるフローティングゲート電極１０３を形成す
るために図６２および図６３に示す工程において、ゲー
ト酸化膜層１０２ａをパターニングしてシリコン基板１
０１を露出させる必要があった。そして、ゲート酸化膜
層１０２ａをパターニングするためにゲート酸化膜層１
０２ａ上に直接レジスト１１２を形成していた。このた
め、レジスト１１２中のＮａ（ナトリウム）やＰ（リ
ン）などの不純物がゲート酸化膜層１０２ａ中に侵入す
るという不都合が生じていた。すなわち、レジスト１１
２中に含まれる不純物、特にＮａは、図６２から図６３
に示した工程においてゲート酸化膜層１０２ａの表面に
付着する。そして、図６４に示したポリシリコン層１０
３ａの形成時の温度上昇に伴ってゲート酸化膜層１０２
ａの上表面に付着しているＮａは可動電子となる。この
結果、Ｎａがゲート酸化膜層１０２ａ内に侵入すること
になる。図７２は従来のフラッシュＥＥＰＲＯＭの製造
プロセスの問題点を説明するための断面図である。図７
２を参照して、Ｎａ（ナトリウム）への加熱時間が長く
なると、Ｎａはゲート酸化膜１０２を突き抜けてゲート
酸化膜１０２とシリコン基板１０１表面との界面に集ま
る。これにより、シリコン基板１０１のチャネル領域１
１１上にＮａイオン（Ｎａ+ ）層１５０が形成され、こ
の結果メモリセルトランジスタのしきい値電圧ＶTHが変
動してしまうという問題点があった。メモリセルトラン
ジスタのしきい値電圧ＶTHが変動すると、たとえば消去
動作の際にフローティングゲート電極１０３の電子を過
剰に引き抜くオーバーイレーズ現象などを引き起こすと
いう問題点があった。このように、従来では、単結晶シ
リコン層からなるフローティングゲート電極１０３を形
成するための一連のプロセスにおいて、ゲート酸化膜層
１０２ａ（図６２参照）上に直接レジスト１１２を形成
していたので、上記したような素子特性への悪影響が生
じていた。
ＰＲＯＭのメモリセル部の製造方法では、単結晶シリコ
ン層からなるフローティングゲート電極１０３を形成す
るために図６２および図６３に示す工程において、ゲー
ト酸化膜層１０２ａをパターニングしてシリコン基板１
０１を露出させる必要があった。そして、ゲート酸化膜
層１０２ａをパターニングするためにゲート酸化膜層１
０２ａ上に直接レジスト１１２を形成していた。このた
め、レジスト１１２中のＮａ（ナトリウム）やＰ（リ
ン）などの不純物がゲート酸化膜層１０２ａ中に侵入す
るという不都合が生じていた。すなわち、レジスト１１
２中に含まれる不純物、特にＮａは、図６２から図６３
に示した工程においてゲート酸化膜層１０２ａの表面に
付着する。そして、図６４に示したポリシリコン層１０
３ａの形成時の温度上昇に伴ってゲート酸化膜層１０２
ａの上表面に付着しているＮａは可動電子となる。この
結果、Ｎａがゲート酸化膜層１０２ａ内に侵入すること
になる。図７２は従来のフラッシュＥＥＰＲＯＭの製造
プロセスの問題点を説明するための断面図である。図７
２を参照して、Ｎａ（ナトリウム）への加熱時間が長く
なると、Ｎａはゲート酸化膜１０２を突き抜けてゲート
酸化膜１０２とシリコン基板１０１表面との界面に集ま
る。これにより、シリコン基板１０１のチャネル領域１
１１上にＮａイオン（Ｎａ+ ）層１５０が形成され、こ
の結果メモリセルトランジスタのしきい値電圧ＶTHが変
動してしまうという問題点があった。メモリセルトラン
ジスタのしきい値電圧ＶTHが変動すると、たとえば消去
動作の際にフローティングゲート電極１０３の電子を過
剰に引き抜くオーバーイレーズ現象などを引き起こすと
いう問題点があった。このように、従来では、単結晶シ
リコン層からなるフローティングゲート電極１０３を形
成するための一連のプロセスにおいて、ゲート酸化膜層
１０２ａ（図６２参照）上に直接レジスト１１２を形成
していたので、上記したような素子特性への悪影響が生
じていた。
【００２２】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜５に記載の発明の１
つの目的は、半導体装置の製造方法において、素子に悪
影響を及ぼすことなく単結晶シリコン層を形成すること
である。
ためになされたもので、請求項１〜５に記載の発明の１
つの目的は、半導体装置の製造方法において、素子に悪
影響を及ぼすことなく単結晶シリコン層を形成すること
である。
【００２３】請求項１〜５に記載の発明のもう１つの目
的は、半導体装置の製造方法において、単結晶シリコン
層下に位置する絶縁膜にレジスト中の不純物が侵入する
のを防止することである。
的は、半導体装置の製造方法において、単結晶シリコン
層下に位置する絶縁膜にレジスト中の不純物が侵入する
のを防止することである。
【００２４】
【課題を解決するための手段】請求項１〜５における半
導体装置の製造方法は、シリコン基板上に絶縁膜を形成
する工程と、その絶縁膜上に第１の非単結晶シリコン層
を形成する工程と、その第１の非単結晶シリコン層と絶
縁膜とをパターニングすることによりシリコン基板表面
の所定部分を露出させる工程と、第１の非単結晶シリコ
ン層上と露出されたシリコン基板表面上とに第２の非単
結晶シリコン層を形成する工程と、第１の非単結晶シリ
コン層と第２の非単結晶シリコン層とを加熱溶融するこ
とにより第１の非単結晶シリコン層と第２の非単結晶シ
リコン層とを単結晶化する工程とを備えている。
導体装置の製造方法は、シリコン基板上に絶縁膜を形成
する工程と、その絶縁膜上に第１の非単結晶シリコン層
を形成する工程と、その第１の非単結晶シリコン層と絶
縁膜とをパターニングすることによりシリコン基板表面
の所定部分を露出させる工程と、第１の非単結晶シリコ
ン層上と露出されたシリコン基板表面上とに第２の非単
結晶シリコン層を形成する工程と、第１の非単結晶シリ
コン層と第２の非単結晶シリコン層とを加熱溶融するこ
とにより第１の非単結晶シリコン層と第２の非単結晶シ
リコン層とを単結晶化する工程とを備えている。
【００２５】
【作用】請求項１〜５に係る半導体装置の製造方法で
は、シリコン基板上に絶縁膜を形成し、その絶縁膜上に
第１の非単結晶シリコン層を形成した後その第１の非単
結晶シリコン層と絶縁膜とがパターニングされるので、
そのパターニングのために形成するレジストは第１の非
単結晶シリコン層上に形成され、絶縁膜上に直接形成さ
れることはない。これにより、従来のように絶縁膜の表
面上にレジスト中の不純物が侵入して素子の特性を悪化
させるという不都合も生じない。この結果、素子特性に
悪影響を及ぼすことなく単結晶シリコン層を容易に形成
することができる。
は、シリコン基板上に絶縁膜を形成し、その絶縁膜上に
第１の非単結晶シリコン層を形成した後その第１の非単
結晶シリコン層と絶縁膜とがパターニングされるので、
そのパターニングのために形成するレジストは第１の非
単結晶シリコン層上に形成され、絶縁膜上に直接形成さ
れることはない。これにより、従来のように絶縁膜の表
面上にレジスト中の不純物が侵入して素子の特性を悪化
させるという不都合も生じない。この結果、素子特性に
悪影響を及ぼすことなく単結晶シリコン層を容易に形成
することができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２７】図１〜図１４は、本発明のフラッシュＥＥ
ＰＲＯＭのメモリセル部の製造プロセスの第１実施例を
説明するための断面構造図である。図１〜図１４を参照
して、以下に第１実施例の製造プロセスについて説明す
る。
ＰＲＯＭのメモリセル部の製造プロセスの第１実施例を
説明するための断面構造図である。図１〜図１４を参照
して、以下に第１実施例の製造プロセスについて説明す
る。
【００２８】まず、図１に示した状態から図２に示すよ
うに、シリコン基板１上に熱酸化技術を用いてシリコン
酸化膜からなるゲート酸化膜層２ａを１２０Å程度の厚
みで形成する。
うに、シリコン基板１上に熱酸化技術を用いてシリコン
酸化膜からなるゲート酸化膜層２ａを１２０Å程度の厚
みで形成する。
【００２９】次に、図３に示すように、ゲート酸化膜層
２ａ上にＣＶＤ法を用いて１０００Å程度の厚みで第１
ポリシリコン層３ａを形成する。この第１ポリシリコン
層３ａの形成の際のＣＶＤ条件としては、圧力が０．３
〜０．４Ｔｏｒｒ程度、温度が９００℃程度の条件下で
行なう。この後、第１ポリシリコン層３ａ上の所定領域
にレジスト１３を形成する。このレジスト１３をマスク
として第１ポリシリコン層３ａおよびゲート酸化膜層２
ａを異方性エッチングすることによって、図４に示すよ
うにシリコン基板１表面を露出させる。
２ａ上にＣＶＤ法を用いて１０００Å程度の厚みで第１
ポリシリコン層３ａを形成する。この第１ポリシリコン
層３ａの形成の際のＣＶＤ条件としては、圧力が０．３
〜０．４Ｔｏｒｒ程度、温度が９００℃程度の条件下で
行なう。この後、第１ポリシリコン層３ａ上の所定領域
にレジスト１３を形成する。このレジスト１３をマスク
として第１ポリシリコン層３ａおよびゲート酸化膜層２
ａを異方性エッチングすることによって、図４に示すよ
うにシリコン基板１表面を露出させる。
【００３０】次に、図５に示すように、露出されたシリ
コン基板１表面上および第１ポリシリコン層３ａ上に、
ＣＶＤ法を用いて９００℃程度の温度、０．３〜０．４
Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚みを有
する第２ポリシリコン層４ａを形成する。その後、レー
ザアニール、熱処理またはランプ加熱を用いて、第２ポ
リシリコン層４ａおよび第１ポリシリコン層３ａを１４
２０℃以上の温度条件下で加熱溶融することによって、
シリコン（単結晶）基板１を種結晶として図６に示すよ
うな単結晶シリコン層５ａを形成する。ここで、この第
１実施例の製造プロセスでは、フローティングゲート電
極となる単結晶シリコン層５ａを形成するために、第１
ポリシリコン層３ａと第２ポリシリコン層４ａの２層プ
ロセスを用いる。すなわち、シリコン基板の表面を露出
させるためのパターニングの際に、ゲート酸化膜層２ａ
上に直接レジスト１３を形成するのではなく、ゲート酸
化膜層２ａ上に第１ポリシリコン層３ａを形成した後そ
の第１ポリシリコン層３ａ上にレジスト１３を形成する
（図３参照）。そして、そのレジスト１３をマスクとし
て第１ポリシリコン層３ａおよびゲート酸化膜層２ａを
異方性エッチングすることによってシリコン基板１表面
を露出させる。このように構成することによって、従来
のようにゲート酸化膜層２ａ上にレジスト１３中の不純
物が付着することもなく、そのゲート酸化膜層２ａ上に
付着した不純物が素子特性に悪影響を及ぼすこともな
い。
コン基板１表面上および第１ポリシリコン層３ａ上に、
ＣＶＤ法を用いて９００℃程度の温度、０．３〜０．４
Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚みを有
する第２ポリシリコン層４ａを形成する。その後、レー
ザアニール、熱処理またはランプ加熱を用いて、第２ポ
リシリコン層４ａおよび第１ポリシリコン層３ａを１４
２０℃以上の温度条件下で加熱溶融することによって、
シリコン（単結晶）基板１を種結晶として図６に示すよ
うな単結晶シリコン層５ａを形成する。ここで、この第
１実施例の製造プロセスでは、フローティングゲート電
極となる単結晶シリコン層５ａを形成するために、第１
ポリシリコン層３ａと第２ポリシリコン層４ａの２層プ
ロセスを用いる。すなわち、シリコン基板の表面を露出
させるためのパターニングの際に、ゲート酸化膜層２ａ
上に直接レジスト１３を形成するのではなく、ゲート酸
化膜層２ａ上に第１ポリシリコン層３ａを形成した後そ
の第１ポリシリコン層３ａ上にレジスト１３を形成する
（図３参照）。そして、そのレジスト１３をマスクとし
て第１ポリシリコン層３ａおよびゲート酸化膜層２ａを
異方性エッチングすることによってシリコン基板１表面
を露出させる。このように構成することによって、従来
のようにゲート酸化膜層２ａ上にレジスト１３中の不純
物が付着することもなく、そのゲート酸化膜層２ａ上に
付着した不純物が素子特性に悪影響を及ぼすこともな
い。
【００３１】次に、図７に示すように、形成した単結晶
シリコン層５ａ上に熱酸化技術を用いてシリコン酸化膜
からなる絶縁膜層を３００Å程度の厚みで形成する。
シリコン層５ａ上に熱酸化技術を用いてシリコン酸化膜
からなる絶縁膜層を３００Å程度の厚みで形成する。
【００３２】次に、図８に示すように、絶縁膜層６ａ上
にＣＶＤ法を用いて後述するコントロールゲート電極７
となるポリシリコン層７ａを３０００Å程度の厚みで形
成する。ポリシリコン層７ａ上の所定領域にレジスト１
４を形成する。レジスト１４をマスクとしてポリシリコ
ン層７ａ、絶縁膜層６ａ、単結晶シリコン層５ａおよび
ゲート酸化膜層２ａを異方性エッチングすることによっ
て、図９に示すようなゲート酸化膜２、フローティング
ゲート電極５、絶縁膜６、およびコントロールゲート電
極７を形成する。この後、レジスト１４を除去する。
にＣＶＤ法を用いて後述するコントロールゲート電極７
となるポリシリコン層７ａを３０００Å程度の厚みで形
成する。ポリシリコン層７ａ上の所定領域にレジスト１
４を形成する。レジスト１４をマスクとしてポリシリコ
ン層７ａ、絶縁膜層６ａ、単結晶シリコン層５ａおよび
ゲート酸化膜層２ａを異方性エッチングすることによっ
て、図９に示すようなゲート酸化膜２、フローティング
ゲート電極５、絶縁膜６、およびコントロールゲート電
極７を形成する。この後、レジスト１４を除去する。
【００３３】次に、図１０に示すように、コントロール
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１に自己整合的にイオン注入する。その後、熱拡
散技術を用いて注入した不純物を拡散させる。これによ
り、ソース不純物拡散層８およびドレイン不純物拡散層
９が形成される。このようにして、ソース不純物拡散層
８、ドレイン不純物拡散層９、ゲート酸化膜２、フロー
ティングゲート電極５、絶縁膜６およびコントロールゲ
ート電極７からなるメモリセルトランジスタが形成され
る。
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１に自己整合的にイオン注入する。その後、熱拡
散技術を用いて注入した不純物を拡散させる。これによ
り、ソース不純物拡散層８およびドレイン不純物拡散層
９が形成される。このようにして、ソース不純物拡散層
８、ドレイン不純物拡散層９、ゲート酸化膜２、フロー
ティングゲート電極５、絶縁膜６およびコントロールゲ
ート電極７からなるメモリセルトランジスタが形成され
る。
【００３４】次に、図１１に示すように、全面を覆うよ
うに層間熱酸化膜１０を３０００Å程度の厚みで形成す
る。この後、図１２に示すように、層間熱酸化膜１０上
に７０００Å程度の厚みを有するボロンやリンなどの不
純物を含む層間絶縁膜１１を形成する。そして、図１３
に示すように、層間絶縁膜１１を平坦化するため、リフ
ロー法などの熱処理を行なう。なお、層間熱酸化膜１０
は、層間絶縁膜１１中のリンやボロンなどの不純物がシ
リコン基板１やコントロールゲート電極７、フローティ
ングゲート電極５に侵入するのを防止するために形成さ
れるものである。
うに層間熱酸化膜１０を３０００Å程度の厚みで形成す
る。この後、図１２に示すように、層間熱酸化膜１０上
に７０００Å程度の厚みを有するボロンやリンなどの不
純物を含む層間絶縁膜１１を形成する。そして、図１３
に示すように、層間絶縁膜１１を平坦化するため、リフ
ロー法などの熱処理を行なう。なお、層間熱酸化膜１０
は、層間絶縁膜１１中のリンやボロンなどの不純物がシ
リコン基板１やコントロールゲート電極７、フローティ
ングゲート電極５に侵入するのを防止するために形成さ
れるものである。
【００３５】最後に、図１４に示すように、ドレイン不
純物拡散層９に電気的に接続するように（図示せず）、
層間絶縁膜１１上に金属配線層１２をスパッタ法などを
用いて１００００Å程度の厚みで形成する。このように
して、単結晶シリコンからなるフローティングゲート電
極５を素子特性に悪影響を及ぼすことなく容易に製造す
ることができる。
純物拡散層９に電気的に接続するように（図示せず）、
層間絶縁膜１１上に金属配線層１２をスパッタ法などを
用いて１００００Å程度の厚みで形成する。このように
して、単結晶シリコンからなるフローティングゲート電
極５を素子特性に悪影響を及ぼすことなく容易に製造す
ることができる。
【００３６】本実施例では、上記のような単結晶からな
るフローティングゲート電極５を形成するために、従来
と異なり、第１ポリシリコン層３ａと第２ポリシリコン
層４ａとの２層のプロセスを用いる。これにより、シリ
コン酸化膜層２ａをパターニングしてシリコン基板１表
面を露出させる際に、シリコン酸化膜層２ａ上に直接レ
ジスト１３を形成する必要がない。この結果、従来のよ
うにレジスト１３内の不純物がゲート酸化膜層２ａ内に
侵入して素子に悪影響を及ぼすという不都合も生じな
い。また、第１ポリシリコン層３ａおよび第２ポリシリ
コン層４ａは従来のプロセスと同様のプロセスで形成で
きるので、製造プロセス上の困難を伴うこともない。
るフローティングゲート電極５を形成するために、従来
と異なり、第１ポリシリコン層３ａと第２ポリシリコン
層４ａとの２層のプロセスを用いる。これにより、シリ
コン酸化膜層２ａをパターニングしてシリコン基板１表
面を露出させる際に、シリコン酸化膜層２ａ上に直接レ
ジスト１３を形成する必要がない。この結果、従来のよ
うにレジスト１３内の不純物がゲート酸化膜層２ａ内に
侵入して素子に悪影響を及ぼすという不都合も生じな
い。また、第１ポリシリコン層３ａおよび第２ポリシリ
コン層４ａは従来のプロセスと同様のプロセスで形成で
きるので、製造プロセス上の困難を伴うこともない。
【００３７】図１５〜図２８は、本発明のフラッシュＥ
ＥＰＲＯＭのメモリセル部の製造プロセスの第２実施例
を説明するための断面構造図である。図１５〜図２８を
参照して、次に本発明の製造プロセスの第２実施例につ
いて説明する。
ＥＰＲＯＭのメモリセル部の製造プロセスの第２実施例
を説明するための断面構造図である。図１５〜図２８を
参照して、次に本発明の製造プロセスの第２実施例につ
いて説明する。
【００３８】まず、図１５に示した状態から、図１６に
示すように、シリコン基板１上に熱酸化技術を用いて１
２０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。
示すように、シリコン基板１上に熱酸化技術を用いて１
２０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。
【００３９】次に、図１７に示すように、ゲート酸化膜
層２ａ上にＣＶＤ法を用いて５５０℃程度以下の温度で
０．３〜０．４Ｔｏｒｒ程度の圧力条件下で第１アモル
ファスシリコン層２３ａを１０００Å程度の厚みで形成
する。そして、第１アモルファスシリコン層２３ａ上の
所定領域にレジスト１３を形成する。
層２ａ上にＣＶＤ法を用いて５５０℃程度以下の温度で
０．３〜０．４Ｔｏｒｒ程度の圧力条件下で第１アモル
ファスシリコン層２３ａを１０００Å程度の厚みで形成
する。そして、第１アモルファスシリコン層２３ａ上の
所定領域にレジスト１３を形成する。
【００４０】次に、図１８に示すように、レジスト１３
をマスクとして第１アモルファスシリコン層２３ａおよ
びゲート酸化膜層２ａを異方性エッチングすることによ
って、シリコン基板１表面を露出させる。この後、レジ
スト１３を除去する。
をマスクとして第１アモルファスシリコン層２３ａおよ
びゲート酸化膜層２ａを異方性エッチングすることによ
って、シリコン基板１表面を露出させる。この後、レジ
スト１３を除去する。
【００４１】次に、図１９に示すように、露出されたシ
リコン基板１表面上および第１アモルファスシリコン層
２３ａ上にＣＶＤ法を用いて５５０℃程度以下の温度で
０．３〜０．４Ｔｏｒｒ程度の圧力条件下で第２アモル
ファスシリコン層２４ａを１０００Å程度の厚みで形成
する。そして、レーザアニール法、熱処理法またはラン
プ加熱法を用いて、第２アモルファスシリコン層２４ａ
および第１アモルファスシリコン層２３ａを１４２０℃
以上に加熱して溶融することにより、シリコン（単結
晶）基板１を種結晶として単結晶化を行なう。これによ
り、図２０に示すような単結晶シリコン層２５ａが得ら
れる。なお、第１アモルファスシリコン層２３ａおよび
第２アモルファスシリコン層２４ａは、第１実施例で示
した第１ポリシリコン層３ａおよび第２ポリシリコン層
４ａに比べて単結晶化しやすいという利点を有する。こ
のため、この第２実施例では第１実施例に比べて単結晶
化する工程の工程時間を短縮できるという利点がある。
また、この第２実施例においても、第１実施例と同様
に、ゲート酸化膜層２ａ上に直接レジスト１３を形成す
ることなく、第１アモルファスシリコン層２３ａ上にレ
ジスト１３を形成するので、レジスト１３内のＮａやＰ
などの不純物がゲート酸化膜層２ａ内に侵入して素子特
性に悪影響を及ぼすという不都合が生じない。すなわ
ち、従来のように、ゲート酸化膜層２ａ内に侵入した不
純物がシリコン基板１表面に集まり、メモリセルトラン
ジスタのしきい値電圧ＶTHを変動させることを有効に防
止することができる。したがって、そのようなしきい値
電圧ＶTHの変動によるオーバーイレーズ現象の発生も防
止することができる。
リコン基板１表面上および第１アモルファスシリコン層
２３ａ上にＣＶＤ法を用いて５５０℃程度以下の温度で
０．３〜０．４Ｔｏｒｒ程度の圧力条件下で第２アモル
ファスシリコン層２４ａを１０００Å程度の厚みで形成
する。そして、レーザアニール法、熱処理法またはラン
プ加熱法を用いて、第２アモルファスシリコン層２４ａ
および第１アモルファスシリコン層２３ａを１４２０℃
以上に加熱して溶融することにより、シリコン（単結
晶）基板１を種結晶として単結晶化を行なう。これによ
り、図２０に示すような単結晶シリコン層２５ａが得ら
れる。なお、第１アモルファスシリコン層２３ａおよび
第２アモルファスシリコン層２４ａは、第１実施例で示
した第１ポリシリコン層３ａおよび第２ポリシリコン層
４ａに比べて単結晶化しやすいという利点を有する。こ
のため、この第２実施例では第１実施例に比べて単結晶
化する工程の工程時間を短縮できるという利点がある。
また、この第２実施例においても、第１実施例と同様
に、ゲート酸化膜層２ａ上に直接レジスト１３を形成す
ることなく、第１アモルファスシリコン層２３ａ上にレ
ジスト１３を形成するので、レジスト１３内のＮａやＰ
などの不純物がゲート酸化膜層２ａ内に侵入して素子特
性に悪影響を及ぼすという不都合が生じない。すなわ
ち、従来のように、ゲート酸化膜層２ａ内に侵入した不
純物がシリコン基板１表面に集まり、メモリセルトラン
ジスタのしきい値電圧ＶTHを変動させることを有効に防
止することができる。したがって、そのようなしきい値
電圧ＶTHの変動によるオーバーイレーズ現象の発生も防
止することができる。
【００４２】次に、図２１に示すように、単結晶シリコ
ン層２５ａ上に熱酸化技術を用いてシリコン酸化膜から
なる絶縁膜層６ａを３００Å程度の厚みで形成する。
ン層２５ａ上に熱酸化技術を用いてシリコン酸化膜から
なる絶縁膜層６ａを３００Å程度の厚みで形成する。
【００４３】次に、図２２に示すように、絶縁膜層６ａ
上にＣＶＤ法を用いてポリシリコン層７ａを３０００Å
程度の厚みで形成する。ポリシリコン層７ａ上の所定領
域にレジスト１４を形成する。レジスト１４をマスクと
して、ポリシリコン層７ａ、絶縁膜層６ａ、単結晶シリ
コン層２５ａおよびゲート酸化膜層２ａを異方性エッチ
ングすることによって、図２３に示すようなゲート酸化
膜２、単結晶シリコン層からなるフローティングゲート
電極２５、絶縁膜６およびコントロールゲート電極７が
形成される。この後、レジスト１４を除去する。
上にＣＶＤ法を用いてポリシリコン層７ａを３０００Å
程度の厚みで形成する。ポリシリコン層７ａ上の所定領
域にレジスト１４を形成する。レジスト１４をマスクと
して、ポリシリコン層７ａ、絶縁膜層６ａ、単結晶シリ
コン層２５ａおよびゲート酸化膜層２ａを異方性エッチ
ングすることによって、図２３に示すようなゲート酸化
膜２、単結晶シリコン層からなるフローティングゲート
電極２５、絶縁膜６およびコントロールゲート電極７が
形成される。この後、レジスト１４を除去する。
【００４４】次に、図２４に示すように、コントロール
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１にイオン注入する。その後、その注入した不純
物を熱拡散技術を用いて拡散させる。これにより、ソー
ス不純物拡散層８およびドレイン不純物拡散層９が形成
される。
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１にイオン注入する。その後、その注入した不純
物を熱拡散技術を用いて拡散させる。これにより、ソー
ス不純物拡散層８およびドレイン不純物拡散層９が形成
される。
【００４５】次に、図２５に示すように、シリコン基板
１、フローティングゲート電極２５およびコントロール
ゲート電極７を覆うように３０００Å程度の厚みを有す
る層間熱酸化膜１０を形成する。次に、図２６に示すよ
うに、層間熱酸化膜１０を覆うように７０００Å程度の
厚みを有する層間絶縁膜１１を形成する。さらに、図２
７に示すように、層間絶縁膜１１の平坦性を向上させて
後述する金属配線層１２の加工性を向上させるためにリ
フロー法などの熱処理を行なう。
１、フローティングゲート電極２５およびコントロール
ゲート電極７を覆うように３０００Å程度の厚みを有す
る層間熱酸化膜１０を形成する。次に、図２６に示すよ
うに、層間熱酸化膜１０を覆うように７０００Å程度の
厚みを有する層間絶縁膜１１を形成する。さらに、図２
７に示すように、層間絶縁膜１１の平坦性を向上させて
後述する金属配線層１２の加工性を向上させるためにリ
フロー法などの熱処理を行なう。
【００４６】最後に、図２８に示すように、ドレイン不
純物拡散層９と電気的に接続するように（図示せず）、
層間絶縁膜１１上に１００００Å程度の厚みを有する金
属配線層１２をスパッタ法によって形成する。
純物拡散層９と電気的に接続するように（図示せず）、
層間絶縁膜１１上に１００００Å程度の厚みを有する金
属配線層１２をスパッタ法によって形成する。
【００４７】図２９〜図４２は、本発明のフラッシュＥ
ＥＰＲＯＭのメモリセル部の製造プロセスの第３実施例
を説明するための断面構造図である。図２９〜図４２を
参照して、次に本発明の製造プロセスの第３実施例につ
いて説明する。
ＥＰＲＯＭのメモリセル部の製造プロセスの第３実施例
を説明するための断面構造図である。図２９〜図４２を
参照して、次に本発明の製造プロセスの第３実施例につ
いて説明する。
【００４８】まず、図２９に示した状態から図３０に示
すように、シリコン基板１上に熱酸化技術を用いて１２
０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。次に、図３１に示すように、ゲート酸化膜層２ａ上
に、ＣＶＤ法を用いて９００℃程度の温度で０．３〜
０．４Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚
みを有するポリシリコン層３３ａを形成する。ポリシリ
コン層３３ａ上の所定領域にレジスト１３を形成する。
すように、シリコン基板１上に熱酸化技術を用いて１２
０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。次に、図３１に示すように、ゲート酸化膜層２ａ上
に、ＣＶＤ法を用いて９００℃程度の温度で０．３〜
０．４Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚
みを有するポリシリコン層３３ａを形成する。ポリシリ
コン層３３ａ上の所定領域にレジスト１３を形成する。
【００４９】次に、図３２に示すように、レジスト１３
をマスクとしてポリシリコン層３３ａおよびゲート酸化
膜層２ａを異方性エッチングすることによって、シリコ
ン基板１表面を露出させる。この後、レジスト１３を除
去する。
をマスクとしてポリシリコン層３３ａおよびゲート酸化
膜層２ａを異方性エッチングすることによって、シリコ
ン基板１表面を露出させる。この後、レジスト１３を除
去する。
【００５０】次に、図３３に示すように、ポリシリコン
層３３ａ上および露出されたシリコン基板１表面上にＣ
ＶＤ法を用いて５５０℃程度以下の温度で０．３〜０．
４Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚みを
有するアモルファスシリコン層３４ａを形成する。この
後、アモルファスシリコン層３４ａおよびポリシリコン
層３３ａをレーザアニール法、熱処理法、またはランプ
加熱法を用いて１４２０℃以上に加熱して溶融させるこ
とによって、シリコン（単結晶）基板１０１を種結晶と
して単結晶化する。これにより、図３４に示すような単
結晶シリコン層３５ａが得られる。この第３実施例で
は、第１層目にポリシリコン層３３ａを用い、第２層目
にポリシリコン層３３ａよりも結晶化しやすいアモルフ
ァスシリコン層３４ａを用いる。これにより、図１〜図
１４に示した第１実施例の製造プロセスに比べて、ポリ
シリコン層３３ａおよびアモルファスシリコン層３４ａ
の単結晶化時間を短縮できるという利点がある。また、
この第３実施例においても、第１実施例および第２実施
例と同様に、シリコン基板１を露出させる工程において
ゲート酸化膜層２ａ上に直接レジスト１３を形成せずに
ポリシリコン層３３ａ上にレジスト１３を形成するの
で、レジスト１３内のＮａやＰなどの不純物がゲート酸
化膜層２ａ内に侵入することがない。この結果、そのゲ
ート酸化膜層２ａ内に侵入した不純物がシリコン基板１
表面に集まりメモリセルトランジスタのしきい値電圧Ｖ
THが変動してしまうという不都合も生じない。したがっ
て、そのしきい値電圧ＶTHの変動によるオーバーイレー
ズ現象の発生も有効に防止することができる。
層３３ａ上および露出されたシリコン基板１表面上にＣ
ＶＤ法を用いて５５０℃程度以下の温度で０．３〜０．
４Ｔｏｒｒ程度の圧力条件下で１０００Å程度の厚みを
有するアモルファスシリコン層３４ａを形成する。この
後、アモルファスシリコン層３４ａおよびポリシリコン
層３３ａをレーザアニール法、熱処理法、またはランプ
加熱法を用いて１４２０℃以上に加熱して溶融させるこ
とによって、シリコン（単結晶）基板１０１を種結晶と
して単結晶化する。これにより、図３４に示すような単
結晶シリコン層３５ａが得られる。この第３実施例で
は、第１層目にポリシリコン層３３ａを用い、第２層目
にポリシリコン層３３ａよりも結晶化しやすいアモルフ
ァスシリコン層３４ａを用いる。これにより、図１〜図
１４に示した第１実施例の製造プロセスに比べて、ポリ
シリコン層３３ａおよびアモルファスシリコン層３４ａ
の単結晶化時間を短縮できるという利点がある。また、
この第３実施例においても、第１実施例および第２実施
例と同様に、シリコン基板１を露出させる工程において
ゲート酸化膜層２ａ上に直接レジスト１３を形成せずに
ポリシリコン層３３ａ上にレジスト１３を形成するの
で、レジスト１３内のＮａやＰなどの不純物がゲート酸
化膜層２ａ内に侵入することがない。この結果、そのゲ
ート酸化膜層２ａ内に侵入した不純物がシリコン基板１
表面に集まりメモリセルトランジスタのしきい値電圧Ｖ
THが変動してしまうという不都合も生じない。したがっ
て、そのしきい値電圧ＶTHの変動によるオーバーイレー
ズ現象の発生も有効に防止することができる。
【００５１】次に、図３５に示すように、単結晶シリコ
ン層３５ａ上に熱酸化技術を用いて３００Å程度の厚み
を有するシリコン酸化膜からなる絶縁膜層６ａを形成す
る。
ン層３５ａ上に熱酸化技術を用いて３００Å程度の厚み
を有するシリコン酸化膜からなる絶縁膜層６ａを形成す
る。
【００５２】次に、図３６に示すように、絶縁膜層６ａ
上にＣＶＤ法を用いて３０００Å程度の厚みを有するポ
リシリコン層７ａを形成する。ポリシリコン層７ａ上の
所定領域にレジスト１４を形成する。レジスト１４をマ
スクとしてポリシリコン層７ａ、絶縁膜層６ａ、単結晶
シリコン層３５ａおよびゲート酸化膜層２ａを異方性エ
ッチングすることによって、図３７に示すようなゲート
酸化膜２、フローティングゲート電極３５、絶縁膜６、
およびコントロールゲート電極７が形成される。この
後、レジスト１４を除去する。
上にＣＶＤ法を用いて３０００Å程度の厚みを有するポ
リシリコン層７ａを形成する。ポリシリコン層７ａ上の
所定領域にレジスト１４を形成する。レジスト１４をマ
スクとしてポリシリコン層７ａ、絶縁膜層６ａ、単結晶
シリコン層３５ａおよびゲート酸化膜層２ａを異方性エ
ッチングすることによって、図３７に示すようなゲート
酸化膜２、フローティングゲート電極３５、絶縁膜６、
およびコントロールゲート電極７が形成される。この
後、レジスト１４を除去する。
【００５３】次に、図３８に示すように、コントロール
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件でシリコン
基板１にイオン注入する。その後、その注入した不純物
を熱拡散技術を用いて拡散させることによって、ソース
不純物拡散層８およびドレイン不純物拡散層９が形成さ
れる。
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件でシリコン
基板１にイオン注入する。その後、その注入した不純物
を熱拡散技術を用いて拡散させることによって、ソース
不純物拡散層８およびドレイン不純物拡散層９が形成さ
れる。
【００５４】次に、図３９に示すように、シリコン基板
１、フローティングゲート電極３５、およびコントロー
ルゲート電極７を覆うように層間熱酸化膜１０を３００
０Å程度の厚みで形成する。
１、フローティングゲート電極３５、およびコントロー
ルゲート電極７を覆うように層間熱酸化膜１０を３００
０Å程度の厚みで形成する。
【００５５】次に、図４０に示すように、層間熱酸化膜
１０上に７０００Å程度の厚みを有する層間絶縁膜１１
を形成する。そして、図４１に示すように、層間絶縁膜
１１の平坦性を向上させて後述する金属配線層１２の加
工性を向上させるために層間絶縁膜１１の熱処理を行な
う。
１０上に７０００Å程度の厚みを有する層間絶縁膜１１
を形成する。そして、図４１に示すように、層間絶縁膜
１１の平坦性を向上させて後述する金属配線層１２の加
工性を向上させるために層間絶縁膜１１の熱処理を行な
う。
【００５６】最後に、ドレイン不純物拡散層９に電気的
に接続するように（図示せず）、層間絶縁膜１１上に金
属配線層１２を１００００Å程度の厚みでスパッタ法を
用いて形成する。
に接続するように（図示せず）、層間絶縁膜１１上に金
属配線層１２を１００００Å程度の厚みでスパッタ法を
用いて形成する。
【００５７】図４３〜図５６は、本発明のフラッシュＥ
ＥＰＲＯＭのメモリセル部の製造プロセスの第４実施例
を説明するための断面構造図である。図４３〜図５６を
参照して、次に第４実施例の製造プロセスについて説明
する。
ＥＰＲＯＭのメモリセル部の製造プロセスの第４実施例
を説明するための断面構造図である。図４３〜図５６を
参照して、次に第４実施例の製造プロセスについて説明
する。
【００５８】まず、図４３に示した状態から図４４に示
すように、シリコン基板１上に熱酸化技術を用いて１２
０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。
すように、シリコン基板１上に熱酸化技術を用いて１２
０Å程度の厚みを有するゲート酸化膜層２ａを形成す
る。
【００５９】次に、図４５に示すように、ゲート酸化膜
層２ａ上にＣＶＤ法を用いて、５５０℃程度以下の温度
で０．３〜０．４Ｔｏｒｒ程度の圧力条件下でアモルフ
ァスシリコン層４３ａを１０００Å程度の厚みで形成す
る。そして、アモルファスシリコン層４３ａ上の所定領
域にレジスト１３を形成する。
層２ａ上にＣＶＤ法を用いて、５５０℃程度以下の温度
で０．３〜０．４Ｔｏｒｒ程度の圧力条件下でアモルフ
ァスシリコン層４３ａを１０００Å程度の厚みで形成す
る。そして、アモルファスシリコン層４３ａ上の所定領
域にレジスト１３を形成する。
【００６０】次に、図４６に示すように、レジスト１３
をマスクとしてアモルファスシリコン層４３ａおよびゲ
ート酸化膜層２ａを異方性エッチングすることによっ
て、シリコン基板１表面を露出させる。
をマスクとしてアモルファスシリコン層４３ａおよびゲ
ート酸化膜層２ａを異方性エッチングすることによっ
て、シリコン基板１表面を露出させる。
【００６１】次に、図４７に示すように、露出されたシ
リコン基板１表面上およびアモルファスシリコン層４３
ａ上にＣＶＤ法を用いて、９００℃程度で０．３〜０．
４Ｔｏｒｒ程度の圧力条件下でポリシリコン層４４ａを
１０００Å程度の厚みで形成する。この後、ポリシリコ
ン層４４ａおよびアモルファスシリコン層４３ａをレー
ザアニール法、熱処理法またはランプ加熱法などを用い
て１４２０℃以上に加熱溶融することによりシリコン
（単結晶）基板１を種結晶として単結晶化を行なう。こ
れにより、図４８に示すような単結晶シリコン層４５ａ
が得られる。このように、この第４実施例においては、
第１層目にアモルファスシリコン層４３ａを形成し、第
２層目にポリシリコン層４４ａを形成することによっ
て、第１層目にポリシリコン層を形成する第１および第
３実施例に比べて、シリコン基板１に与えるダメージを
少なくすることができる。すなわち、アモルファスシリ
コン層４３ａは５５０℃程度以下と比較的低温で形成さ
れるため、９００℃を必要とするポリシリコン層に比べ
てシリコン基板１に与える損傷が少ない。また、この第
４実施例では、前述した第１実施例〜第３実施例と同様
に、シリコン基板１の表面を露出させる工程において、
ゲート酸化膜層２ａ上に直接レジスト１３を形成しない
でアモルファスシリコン層４３ａ上にレジスト１３を形
成するので、レジスト１３内のＮａやＰなどの不純物が
ゲート酸化膜層２ａ内に侵入するのを防止することがで
きる。これにより、ゲート酸化膜層２ａ内に侵入した不
純物がシリコン基板１表面に集まり、メモリセルトラン
ジスタのしきい値電圧ＶTHを変動させるという不都合も
生じない。したがって、そのしきい値電圧ＶTHの変動に
よるオーバーイレーズ現象も有効に防止することができ
る。
リコン基板１表面上およびアモルファスシリコン層４３
ａ上にＣＶＤ法を用いて、９００℃程度で０．３〜０．
４Ｔｏｒｒ程度の圧力条件下でポリシリコン層４４ａを
１０００Å程度の厚みで形成する。この後、ポリシリコ
ン層４４ａおよびアモルファスシリコン層４３ａをレー
ザアニール法、熱処理法またはランプ加熱法などを用い
て１４２０℃以上に加熱溶融することによりシリコン
（単結晶）基板１を種結晶として単結晶化を行なう。こ
れにより、図４８に示すような単結晶シリコン層４５ａ
が得られる。このように、この第４実施例においては、
第１層目にアモルファスシリコン層４３ａを形成し、第
２層目にポリシリコン層４４ａを形成することによっ
て、第１層目にポリシリコン層を形成する第１および第
３実施例に比べて、シリコン基板１に与えるダメージを
少なくすることができる。すなわち、アモルファスシリ
コン層４３ａは５５０℃程度以下と比較的低温で形成さ
れるため、９００℃を必要とするポリシリコン層に比べ
てシリコン基板１に与える損傷が少ない。また、この第
４実施例では、前述した第１実施例〜第３実施例と同様
に、シリコン基板１の表面を露出させる工程において、
ゲート酸化膜層２ａ上に直接レジスト１３を形成しない
でアモルファスシリコン層４３ａ上にレジスト１３を形
成するので、レジスト１３内のＮａやＰなどの不純物が
ゲート酸化膜層２ａ内に侵入するのを防止することがで
きる。これにより、ゲート酸化膜層２ａ内に侵入した不
純物がシリコン基板１表面に集まり、メモリセルトラン
ジスタのしきい値電圧ＶTHを変動させるという不都合も
生じない。したがって、そのしきい値電圧ＶTHの変動に
よるオーバーイレーズ現象も有効に防止することができ
る。
【００６２】上記のような単結晶シリコン層４５ａの形
成工程の後、図４９に示すように、単結晶シリコン層４
５ａ上に熱酸化技術を用いて３００Å程度の厚みを有す
るシリコン酸化膜からなる絶縁膜層６ａを形成する。
成工程の後、図４９に示すように、単結晶シリコン層４
５ａ上に熱酸化技術を用いて３００Å程度の厚みを有す
るシリコン酸化膜からなる絶縁膜層６ａを形成する。
【００６３】次に、図５０に示すように、絶縁膜層６ａ
上にＣＶＤ法を用いて３０００Å程度の厚みを有するポ
リシリコン層７ａを形成する。ポリシリコン層７ａ上の
所定領域にレジスト１４を形成する。レジスト１４をマ
スクとしてポリシリコン層７ａ、絶縁膜層６ａ、単結晶
シリコン層４５ａ、ゲート酸化膜層２ａを異方性エッチ
ングすることによって、図５１に示すようなゲート酸化
膜２、フローティングゲート電極４５、絶縁膜６、およ
びコントロールゲート電極７が得られる。この後、レジ
スト１４を除去する。
上にＣＶＤ法を用いて３０００Å程度の厚みを有するポ
リシリコン層７ａを形成する。ポリシリコン層７ａ上の
所定領域にレジスト１４を形成する。レジスト１４をマ
スクとしてポリシリコン層７ａ、絶縁膜層６ａ、単結晶
シリコン層４５ａ、ゲート酸化膜層２ａを異方性エッチ
ングすることによって、図５１に示すようなゲート酸化
膜２、フローティングゲート電極４５、絶縁膜６、およ
びコントロールゲート電極７が得られる。この後、レジ
スト１４を除去する。
【００６４】次に、図５２に示すように、コントロール
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１に自己整合的にイオン注入する。そして、その
注入した不純物を熱拡散技術を用いて拡散させることに
よって、ソース不純物拡散層８およびドレイン不純物拡
散層９を形成する。
ゲート電極７をマスクとしてシリコン基板１と反対導電
型の不純物を３×１０15／ｃｍ2 の注入条件下でシリコ
ン基板１に自己整合的にイオン注入する。そして、その
注入した不純物を熱拡散技術を用いて拡散させることに
よって、ソース不純物拡散層８およびドレイン不純物拡
散層９を形成する。
【００６５】次に、図５３に示すように、シリコン基板
１、フローティングゲート電極４５およびコントロール
ゲート電極７を覆うように３０００Å程度の厚みを有す
る層間熱酸化膜１０を形成する。
１、フローティングゲート電極４５およびコントロール
ゲート電極７を覆うように３０００Å程度の厚みを有す
る層間熱酸化膜１０を形成する。
【００６６】次に、図５４に示すように、層間熱酸化膜
１０上に７０００Å程度の厚みを有する層間絶縁膜１１
を形成する。層間絶縁膜１１の平坦性を向上させて後述
する金属配線層１２の加工性を向上させるために、層間
絶縁膜１１の熱処理を行なう。これにより、図５５に示
すような形状の層間絶縁膜１１が得られる。
１０上に７０００Å程度の厚みを有する層間絶縁膜１１
を形成する。層間絶縁膜１１の平坦性を向上させて後述
する金属配線層１２の加工性を向上させるために、層間
絶縁膜１１の熱処理を行なう。これにより、図５５に示
すような形状の層間絶縁膜１１が得られる。
【００６７】最後に、図５６に示すように、ドレイン不
純物拡散層９に電気的に接続するように（図示せず）、
層間絶縁膜１１上にスパッタ法を用いて１００００Å程
度の厚みを有する金属配線層１２を形成する。
純物拡散層９に電気的に接続するように（図示せず）、
層間絶縁膜１１上にスパッタ法を用いて１００００Å程
度の厚みを有する金属配線層１２を形成する。
【００６８】
【発明の効果】以上のように、請求項１〜５に記載の半
導体装置の製造方法によれば、シリコン基板上に絶縁膜
を形成し、その絶縁膜上に第１の非単結晶シリコン層を
形成し、その第１の非単結晶シリコン層と絶縁膜とをパ
ターニングすることによってシリコン基板表面の所定部
分を露出させることにより、シリコン基板表面を露出さ
せるためのパターニングの際に従来のように絶縁膜上に
直接レジストを形成しないで第１の非単結晶シリコン層
上にレジストが形成されるので、そのレジスト内のＮａ
やＰなどの不純物が絶縁膜内に侵入することがない。こ
れにより、その絶縁膜内に侵入した不純物がシリコン基
板表面に集まってメモリセルトランジスタのしきい値電
圧ＶTHを変動させるという不都合を防止することができ
る。この結果、そのようなしきい値電圧ＶTHの変動によ
るオーバーイレーズ現象などを有効に防止することがで
きる。
導体装置の製造方法によれば、シリコン基板上に絶縁膜
を形成し、その絶縁膜上に第１の非単結晶シリコン層を
形成し、その第１の非単結晶シリコン層と絶縁膜とをパ
ターニングすることによってシリコン基板表面の所定部
分を露出させることにより、シリコン基板表面を露出さ
せるためのパターニングの際に従来のように絶縁膜上に
直接レジストを形成しないで第１の非単結晶シリコン層
上にレジストが形成されるので、そのレジスト内のＮａ
やＰなどの不純物が絶縁膜内に侵入することがない。こ
れにより、その絶縁膜内に侵入した不純物がシリコン基
板表面に集まってメモリセルトランジスタのしきい値電
圧ＶTHを変動させるという不都合を防止することができ
る。この結果、そのようなしきい値電圧ＶTHの変動によ
るオーバーイレーズ現象などを有効に防止することがで
きる。
【図１】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第１工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第１工程を説明するた
めの断面構造図である。
【図２】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第２工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第２工程を説明するた
めの断面構造図である。
【図３】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第３工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第３工程を説明するた
めの断面構造図である。
【図４】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第４工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第４工程を説明するた
めの断面構造図である。
【図５】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第５工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第５工程を説明するた
めの断面構造図である。
【図６】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第６工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第６工程を説明するた
めの断面構造図である。
【図７】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第７工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第７工程を説明するた
めの断面構造図である。
【図８】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第８工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第８工程を説明するた
めの断面構造図である。
【図９】本発明のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの第１実施例の第９工程を説明するた
めの断面構造図である。
部の製造プロセスの第１実施例の第９工程を説明するた
めの断面構造図である。
【図１０】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第１実施例の第１０工程を説明す
るための断面構造図である。
ル部の製造プロセスの第１実施例の第１０工程を説明す
るための断面構造図である。
【図１１】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第１実施例の第１１工程を説明す
るための断面構造図である。
ル部の製造プロセスの第１実施例の第１１工程を説明す
るための断面構造図である。
【図１２】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第１実施例の第１２工程を説明す
るための断面構造図である。
ル部の製造プロセスの第１実施例の第１２工程を説明す
るための断面構造図である。
【図１３】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第１実施例の第１３工程を説明す
るための断面構造図である。
ル部の製造プロセスの第１実施例の第１３工程を説明す
るための断面構造図である。
【図１４】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第１実施例の第１４工程を説明す
るための断面構造図である。
ル部の製造プロセスの第１実施例の第１４工程を説明す
るための断面構造図である。
【図１５】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第１工程を説明する
ための断面構造図である。
【図１６】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第２工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第２工程を説明する
ための断面構造図である。
【図１７】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第３工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第３工程を説明する
ための断面構造図である。
【図１８】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第４工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第４工程を説明する
ための断面構造図である。
【図１９】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第５工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第５工程を説明する
ための断面構造図である。
【図２０】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第６工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第６工程を説明する
ための断面構造図である。
【図２１】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第７工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第７工程を説明する
ための断面構造図である。
【図２２】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第８工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第８工程を説明する
ための断面構造図である。
【図２３】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第９工程を説明する
ための断面構造図である。
ル部の製造プロセスの第２実施例の第９工程を説明する
ための断面構造図である。
【図２４】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１０工程を説明す
るための断面構造図である。
ル部の製造プロセスの第２実施例の第１０工程を説明す
るための断面構造図である。
【図２５】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１１工程を説明す
るための断面構造図である。
ル部の製造プロセスの第２実施例の第１１工程を説明す
るための断面構造図である。
【図２６】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１２工程を説明す
るための断面構造図である。
ル部の製造プロセスの第２実施例の第１２工程を説明す
るための断面構造図である。
【図２７】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１３工程を説明す
るための断面構造図である。
ル部の製造プロセスの第２実施例の第１３工程を説明す
るための断面構造図である。
【図２８】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第２実施例の第１４工程を説明す
るための断面構造図である。
ル部の製造プロセスの第２実施例の第１４工程を説明す
るための断面構造図である。
【図２９】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第１工程を説明する
ための断面構造図である。
【図３０】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第２工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第２工程を説明する
ための断面構造図である。
【図３１】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第３工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第３工程を説明する
ための断面構造図である。
【図３２】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第４工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第４工程を説明する
ための断面構造図である。
【図３３】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第５工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第５工程を説明する
ための断面構造図である。
【図３４】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第６工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第６工程を説明する
ための断面構造図である。
【図３５】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第７工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第７工程を説明する
ための断面構造図である。
【図３６】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第８工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第８工程を説明する
ための断面構造図である。
【図３７】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第９工程を説明する
ための断面構造図である。
ル部の製造プロセスの第３実施例の第９工程を説明する
ための断面構造図である。
【図３８】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１０工程を説明す
るための断面構造図である。
ル部の製造プロセスの第３実施例の第１０工程を説明す
るための断面構造図である。
【図３９】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１１工程を説明す
るための断面構造図である。
ル部の製造プロセスの第３実施例の第１１工程を説明す
るための断面構造図である。
【図４０】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１２工程を説明す
るための断面構造図である。
ル部の製造プロセスの第３実施例の第１２工程を説明す
るための断面構造図である。
【図４１】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１３工程を説明す
るための断面構造図である。
ル部の製造プロセスの第３実施例の第１３工程を説明す
るための断面構造図である。
【図４２】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第３実施例の第１４工程を説明す
るための断面構造図である。
ル部の製造プロセスの第３実施例の第１４工程を説明す
るための断面構造図である。
【図４３】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第１工程を説明する
ための断面構造図である。
【図４４】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第２工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第２工程を説明する
ための断面構造図である。
【図４５】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第３工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第３工程を説明する
ための断面構造図である。
【図４６】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第４工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第４工程を説明する
ための断面構造図である。
【図４７】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第５工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第５工程を説明する
ための断面構造図である。
【図４８】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第６工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第６工程を説明する
ための断面構造図である。
【図４９】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第７工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第７工程を説明する
ための断面構造図である。
【図５０】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第８工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第８工程を説明する
ための断面構造図である。
【図５１】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第９工程を説明する
ための断面構造図である。
ル部の製造プロセスの第４実施例の第９工程を説明する
ための断面構造図である。
【図５２】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１０工程を説明す
るための断面構造図である。
ル部の製造プロセスの第４実施例の第１０工程を説明す
るための断面構造図である。
【図５３】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１１工程を説明す
るための断面構造図である。
ル部の製造プロセスの第４実施例の第１１工程を説明す
るための断面構造図である。
【図５４】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１２工程を説明す
るための断面構造図である。
ル部の製造プロセスの第４実施例の第１２工程を説明す
るための断面構造図である。
【図５５】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１３工程を説明す
るための断面構造図である。
ル部の製造プロセスの第４実施例の第１３工程を説明す
るための断面構造図である。
【図５６】本発明のフラッシュＥＥＰＲＯＭのメモリセ
ル部の製造プロセスの第４実施例の第１４工程を説明す
るための断面構造図である。
ル部の製造プロセスの第４実施例の第１４工程を説明す
るための断面構造図である。
【図５７】従来のフラッシュＥＥＰＲＯＭの一般的な構
成を示すブロック図である。
成を示すブロック図である。
【図５８】図５７に示した従来のメモリセルアレイ１３
０の概略構成を示す等価回路図である。
０の概略構成を示す等価回路図である。
【図５９】従来のフラッシュＥＥＰＲＯＭのメモリセル
部を示した断面構造図である。
部を示した断面構造図である。
【図６０】従来のフラッシュＥＥＰＲＯＭのデータの書
込、消去および読出動作を説明するための断面図であ
る。
込、消去および読出動作を説明するための断面図であ
る。
【図６１】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第１工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第１工程を説明する
ための断面構造図である。
【図６２】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第２工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第２工程を説明する
ための断面構造図である。
【図６３】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第３工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第３工程を説明する
ための断面構造図である。
【図６４】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第４工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第４工程を説明する
ための断面構造図である。
【図６５】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第５工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第５工程を説明する
ための断面構造図である。
【図６６】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第６工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第６工程を説明する
ための断面構造図である。
【図６７】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第７工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第７工程を説明する
ための断面構造図である。
【図６８】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第８工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第８工程を説明する
ための断面構造図である。
【図６９】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第９工程を説明する
ための断面構造図である。
Ｍのメモリセル部の製造プロセスの第９工程を説明する
ための断面構造図である。
【図７０】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第１０工程を説明す
るための断面構造図である。
Ｍのメモリセル部の製造プロセスの第１０工程を説明す
るための断面構造図である。
【図７１】図５９に示した従来のフラッシュＥＥＰＲＯ
Ｍのメモリセル部の製造プロセスの第１１工程を説明す
るための断面構造図である。
Ｍのメモリセル部の製造プロセスの第１１工程を説明す
るための断面構造図である。
【図７２】従来のフラッシュＥＥＰＲＯＭのメモリセル
部の製造プロセスの問題点を説明するための断面図であ
る。
部の製造プロセスの問題点を説明するための断面図であ
る。
１：シリコン基板 ３ａ：第１ポリシリコン層 ４ａ：第２ポリシリコン層 ５ａ：単結晶シリコン層 １３：レジスト なお、各図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】 シリコン基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に第１の非単結晶シリコン層を形成する工
程と、 前記第１の非単結晶シリコン層と前記絶縁膜とをパター
ニングすることにより前記シリコン基板表面の所定部分
を露出させる工程と、 前記第１の非単結晶シリコン層上と前記露出されたシリ
コン基板表面上とに第２の非単結晶シリコン層を形成す
る工程と、 前記第１の非単結晶シリコン層と前記第２の非単結晶シ
リコン層とを加熱溶融することにより前記第１の非単結
晶シリコン層と前記第２の非単結晶シリコン層とを単結
晶化する工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記第１の非単結晶シリコン層と前記第
２の非単結晶シリコン層とは、ともにポリシリコン層で
ある、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の非単結晶シリコン層は、ポリ
シリコン層であり、前記第２の非単結晶シリコン層は、
アモルファスシリコン層である、請求項１に記載の半導
体装置の製造方法。 - 【請求項４】 前記第１の非単結晶シリコン層と前記第
２の非単結晶シリコン層とは、ともにアモルファスシリ
コン層である、請求項１に記載の半導体装置の製造方
法。 - 【請求項５】 前記第１の非単結晶シリコン層は、アモ
ルファスシリコン層であり、 前記第２の非単結晶シリコン層は、ポリシリコン層であ
る、請求項１に記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007796A JPH06216392A (ja) | 1993-01-20 | 1993-01-20 | 半導体装置の製造方法 |
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Family
ID=11675612
Family Applications (1)
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