JPH0683672A - 警報信号処理回路 - Google Patents
警報信号処理回路Info
- Publication number
- JPH0683672A JPH0683672A JP4232522A JP23252292A JPH0683672A JP H0683672 A JPH0683672 A JP H0683672A JP 4232522 A JP4232522 A JP 4232522A JP 23252292 A JP23252292 A JP 23252292A JP H0683672 A JPH0683672 A JP H0683672A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- circuit
- alm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 警報信号処理回路に関し、断続的に発生する
ＡＬＭのＣＰＵ制御回路への入力数を減ずる警報信号処
理回路の提供を目的とする。 【構成】 警報信号をアンド回路１及び、警報信号入力
にてマスク信号を出力しリセット信号入力にてマスク信
号出力を打ち切るマスク信号生成部２に入力し、マスク
信号生成部２の出力もアンド回路１に入力し、アンド回
路１の出力より警報信号を出力すると共に該出力を起動
信号として、起動して所定の時間経つとリセット信号を
出力するタイマー３に入力し、タイマー３の出力をマス
ク信号生成部２にリセット信号として入力するようにし
た構成とする。
ＡＬＭのＣＰＵ制御回路への入力数を減ずる警報信号処
理回路の提供を目的とする。 【構成】 警報信号をアンド回路１及び、警報信号入力
にてマスク信号を出力しリセット信号入力にてマスク信
号出力を打ち切るマスク信号生成部２に入力し、マスク
信号生成部２の出力もアンド回路１に入力し、アンド回
路１の出力より警報信号を出力すると共に該出力を起動
信号として、起動して所定の時間経つとリセット信号を
出力するタイマー３に入力し、タイマー３の出力をマス
ク信号生成部２にリセット信号として入力するようにし
た構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、断続的に発生する警報
信号（以下ＡＬＭと称す）のＣＰＵにて制御するＣＰＵ
制御回路への入力数を減ずる警報信号処理回路に関す
る。
信号（以下ＡＬＭと称す）のＣＰＵにて制御するＣＰＵ
制御回路への入力数を減ずる警報信号処理回路に関す
る。
【０００２】
【従来の技術】従来は、断続的に発生するＡＬＭがＣＰ
Ｕにて制御するＣＰＵ制御回路に入力する場合特に対策
はこうじていなくその儘入力しＣＰＵ制御回路のＣＰＵ
がＡＬＭ処理を行つている。
Ｕにて制御するＣＰＵ制御回路に入力する場合特に対策
はこうじていなくその儘入力しＣＰＵ制御回路のＣＰＵ
がＡＬＭ処理を行つている。
【０００３】
【発明が解決しようとする課題】しかしながら、断続的
に発生するＡＬＭがＣＰＵ制御回路に入力すると、ＣＰ
Ｕは殆どＡＬＭ処理に専有され、他の制御が殆ど行えな
い問題点がある。
に発生するＡＬＭがＣＰＵ制御回路に入力すると、ＣＰ
Ｕは殆どＡＬＭ処理に専有され、他の制御が殆ど行えな
い問題点がある。
【０００４】本発明は断続的に発生するＡＬＭのＣＰＵ
制御回路への入力数を減ずる警報信号処理回路の提供を
目的としている。
制御回路への入力数を減ずる警報信号処理回路の提供を
目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、警報信号をアンド回路
１及び、警報信号入力にてマスク信号を出力しリセット
信号入力にてマスク信号出力を打ち切るマスク信号生成
部２に入力し、該マスク信号生成部２の出力も該アンド
回路１に入力し、該アンド回路１の出力より警報信号を
出力すると共に該出力を起動信号として、起動して所定
の時間経つとリセット信号を出力するタイマー３に入力
し、該タイマー３の出力を該マスク信号生成部２にリセ
ット信号として入力するようにした構成とする。
ック図である。図１に示す如く、警報信号をアンド回路
１及び、警報信号入力にてマスク信号を出力しリセット
信号入力にてマスク信号出力を打ち切るマスク信号生成
部２に入力し、該マスク信号生成部２の出力も該アンド
回路１に入力し、該アンド回路１の出力より警報信号を
出力すると共に該出力を起動信号として、起動して所定
の時間経つとリセット信号を出力するタイマー３に入力
し、該タイマー３の出力を該マスク信号生成部２にリセ
ット信号として入力するようにした構成とする。
【０００６】
【作用】本発明にれば、図１ａのイ，ロ，ハ，ニに示す
如く、断続的にＡＬＭが入力すると、この断続的なＡＬ
Ｍはアンド回路１及びマスク信号生成部２に入力する。
如く、断続的にＡＬＭが入力すると、この断続的なＡＬ
Ｍはアンド回路１及びマスク信号生成部２に入力する。
【０００７】マスク信号生成部２ではイのＡＬＭにて起
動し、出力より図１ｂに示す如くＬレベルを出力する。
するとアンド回路１よりは図１ｃのホに示す如き生成さ
れたＡＬＭが出力し、このＡＬＭにてタイマー３が起動
し所定の時間ｔの後マスク信号生成部２にリセット信号
として入力し、マスク信号生成部２の出力を元のＨレベ
ルとする。
動し、出力より図１ｂに示す如くＬレベルを出力する。
するとアンド回路１よりは図１ｃのホに示す如き生成さ
れたＡＬＭが出力し、このＡＬＭにてタイマー３が起動
し所定の時間ｔの後マスク信号生成部２にリセット信号
として入力し、マスク信号生成部２の出力を元のＨレベ
ルとする。
【０００８】図１ｂに示すマスク信号生成部２の出力が
Ｌレベルの間に入力した図１ａに示す断続的なＡＬＭ
ロ，ハはアンド回路１より出力せず、マスク信号生成部
２の出力がＨレベルになって図１ａに示すＡＬＭニが入
力すると、又マスク信号生成部２は起動し図１ｂに示す
如きＬレベルを出力する。
Ｌレベルの間に入力した図１ａに示す断続的なＡＬＭ
ロ，ハはアンド回路１より出力せず、マスク信号生成部
２の出力がＨレベルになって図１ａに示すＡＬＭニが入
力すると、又マスク信号生成部２は起動し図１ｂに示す
如きＬレベルを出力する。
【０００９】するとアンド回路１よりは図１ｃのヘに示
す如き生成されたＡＬＭを出力し、このＡＬＭにてタイ
マー３が起動し所定の時間ｔの後マスク信号生成部２に
リセット信号として入力し、マスク信号生成部２の出力
を元のＨレベルとする。
す如き生成されたＡＬＭを出力し、このＡＬＭにてタイ
マー３が起動し所定の時間ｔの後マスク信号生成部２に
リセット信号として入力し、マスク信号生成部２の出力
を元のＨレベルとする。
【００１０】即ち、マスク信号生成部２よりＬレベルの
マスク信号を出力させることで、断続的なＡＬＭのＣＰ
Ｕ制御回路に入力する数を減ずるので、ＣＰＵはその分
他の制御を行うことが出来るようになる。
マスク信号を出力させることで、断続的なＡＬＭのＣＰ
Ｕ制御回路に入力する数を減ずるので、ＣＰＵはその分
他の制御を行うことが出来るようになる。
【００１１】
【実施例】図２は本発明の実施例の警報信号処理回路の
ブロック図、図３は図２の各部のタイムチャートであ
る。
ブロック図、図３は図２の各部のタイムチャートであ
る。
【００１２】図２の２ー１はフリップフロップ（以下Ｆ
Ｆと称す）、２ー２はシフトレジスタ、３ー１はカウン
タ，４はアラーム数カウンタ、５はｔ0 時間タイマー、
６はＲＯＭで、図１のマスク信号生成部２及びタイマー
３を構成している。
Ｆと称す）、２ー２はシフトレジスタ、３ー１はカウン
タ，４はアラーム数カウンタ、５はｔ0 時間タイマー、
６はＲＯＭで、図１のマスク信号生成部２及びタイマー
３を構成している。
【００１３】そして図２の場合は、ＡＬＭ数が増加する
にしたがいマスク時間を例えばｔ1＝１０ｍｓ，ｔ2 ＝
５０ｍｓ，ｔ3 ＝１００ｍｓと長くするようにし、例え
ば３回ＡＬＭが入力すると又最初に帰り、又入力するＡ
ＬＭ数が増加するにしたがいマスク時間を長くするよう
にし、又アンド回路１より生成ＡＬＭが出力し例えばｔ
0 ＝２００ｍｓたつてもＡＬＭがアンド回路１に入力し
なければアラーム数カウンタ４をリセットして最初に帰
し、又入力するＡＬＭ数が増加するにしたがいマスク時
間を長くするようにしている。
にしたがいマスク時間を例えばｔ1＝１０ｍｓ，ｔ2 ＝
５０ｍｓ，ｔ3 ＝１００ｍｓと長くするようにし、例え
ば３回ＡＬＭが入力すると又最初に帰り、又入力するＡ
ＬＭ数が増加するにしたがいマスク時間を長くするよう
にし、又アンド回路１より生成ＡＬＭが出力し例えばｔ
0 ＝２００ｍｓたつてもＡＬＭがアンド回路１に入力し
なければアラーム数カウンタ４をリセットして最初に帰
し、又入力するＡＬＭ数が増加するにしたがいマスク時
間を長くするようにしている。
【００１４】図３（ａ）に示す如きＡＬＭが入力する
と、アンド回路１及びＦＦ２ー１のクロック端子に入力
し、ＦＦ２ー１の出力がシフトレジスタ２ー２に入力
し、シフトレジスタ２ー２では遅延せずシフトレジスタ
２ー２の出力よりは、図３（ｂ）に示す如きＬレベルを
アンド回路１に出力する。
と、アンド回路１及びＦＦ２ー１のクロック端子に入力
し、ＦＦ２ー１の出力がシフトレジスタ２ー２に入力
し、シフトレジスタ２ー２では遅延せずシフトレジスタ
２ー２の出力よりは、図３（ｂ）に示す如きＬレベルを
アンド回路１に出力する。
【００１５】するとアンド回路１よりは、図３（ｃ）の
トに示す如き生成ＡＬＭを出力し、カウンタ３ー１のロ
ード端子、アラーム数カウンタ４のクロック端子、タイ
マー５に入力する。
トに示す如き生成ＡＬＭを出力し、カウンタ３ー１のロ
ード端子、アラーム数カウンタ４のクロック端子、タイ
マー５に入力する。
【００１６】アラーム数カウンタ４は入力するアラーム
数をカウントし、カウント値が３になると、キャリアウ
トするようにしてあり、カウント値が１，２，３夫々に
応じたアドレスをＲＯＭ６に送る。
数をカウントし、カウント値が３になると、キャリアウ
トするようにしてあり、カウント値が１，２，３夫々に
応じたアドレスをＲＯＭ６に送る。
【００１７】ＲＯＭ６には送られてくるアドレスに、カ
ウンタ３ー１にて１０ｍｓ，５０ｍｓ，１００ｍｓカウ
ントするとキャリアウトになる設定値が図３（ｄ）に示
す如く書き込まれており、この設定値をカウンタ３ー１
のロード値として入力するようになっている。
ウンタ３ー１にて１０ｍｓ，５０ｍｓ，１００ｍｓカウ
ントするとキャリアウトになる設定値が図３（ｄ）に示
す如く書き込まれており、この設定値をカウンタ３ー１
のロード値として入力するようになっている。
【００１８】従ってカウンタ３ー１のキャリアウト出力
よりは、生成ＡＬＭが入力すると、１，２，３の入力順
番に応じ１０ｍｓ，５０ｍｓ，１００ｍｓ経過するとＬ
レベルのリセット信号をＦＦ２ー１のリセット端子に入
力するようになっている。
よりは、生成ＡＬＭが入力すると、１，２，３の入力順
番に応じ１０ｍｓ，５０ｍｓ，１００ｍｓ経過するとＬ
レベルのリセット信号をＦＦ２ー１のリセット端子に入
力するようになっている。
【００１９】アンド回路１より上記説明の如く、図３
（ｃ）のトに示す生成ＡＬＭが出力すると、カウンタ３
ー１に入力し、キャリアウト出力をノット回路７にて反
転したものは、図３（ｅ）リに示す如き、生成ＡＬＭ出
力より１０ｍｓ遅れたＬレベルのパルスとなりＦＦ２ー
１のリセット端子に入力し、シフトレジスタ２ー２より
のＬレベルの出力を停めＨレベルを出力するようにす
る。
（ｃ）のトに示す生成ＡＬＭが出力すると、カウンタ３
ー１に入力し、キャリアウト出力をノット回路７にて反
転したものは、図３（ｅ）リに示す如き、生成ＡＬＭ出
力より１０ｍｓ遅れたＬレベルのパルスとなりＦＦ２ー
１のリセット端子に入力し、シフトレジスタ２ー２より
のＬレベルの出力を停めＨレベルを出力するようにす
る。
【００２０】従って、図３（ａ）に示す２番目のＡＬＭ
が入力してもマスクされアンド回路１よりは出力しな
い。次にシフトレジスタ２ー２の出力がＨレベルの時図
３（ａ）に示す３番目のＡＬＭが入力すると、アンド回
路１及びＦＦ２ー１に入力し、シフトレジスタ２ー２の
出力は図３（ｂ）に示す如くＬレベルとなる。
が入力してもマスクされアンド回路１よりは出力しな
い。次にシフトレジスタ２ー２の出力がＨレベルの時図
３（ａ）に示す３番目のＡＬＭが入力すると、アンド回
路１及びＦＦ２ー１に入力し、シフトレジスタ２ー２の
出力は図３（ｂ）に示す如くＬレベルとなる。
【００２１】よってアンド回路１の出力よりは、図３
（ｃ）のチに示す如き生成ＡＬＭを出力する。するとこ
の生成ＡＬＭはカウンタ３ー１のロード端子、アラーム
数カウンタ４のクロック端子、タイマー５に入力する。
（ｃ）のチに示す如き生成ＡＬＭを出力する。するとこ
の生成ＡＬＭはカウンタ３ー１のロード端子、アラーム
数カウンタ４のクロック端子、タイマー５に入力する。
【００２２】アラーム数カウンタ４よりはカウント数２
に応じたＲＯＭ６のアドレスを出力し、ＲＯＭ６よりは
時間ｔ2 ＝５０ｍｓに応じた設定値をカウンタ３ー１に
送り、カウンタ３ー１の出力Ｑをノット回路にて反転し
た出力は図３（ｅ）のヌに示す如きＬレベルのパルスと
なりＦＦ２ー１のリセット端子に入力する。
に応じたＲＯＭ６のアドレスを出力し、ＲＯＭ６よりは
時間ｔ2 ＝５０ｍｓに応じた設定値をカウンタ３ー１に
送り、カウンタ３ー１の出力Ｑをノット回路にて反転し
た出力は図３（ｅ）のヌに示す如きＬレベルのパルスと
なりＦＦ２ー１のリセット端子に入力する。
【００２３】するとシフトレジスタ２ー２の出力は図３
（ｂ）に示す如きＨレベルを出力する。図２の場合は、
図３に示す如く、以後ＡＬＭが入力しないので、シフト
レジスタ２ー２の出力はＨレベルの儘になっている。
（ｂ）に示す如きＨレベルを出力する。図２の場合は、
図３に示す如く、以後ＡＬＭが入力しないので、シフト
レジスタ２ー２の出力はＨレベルの儘になっている。
【００２４】タイマー５はアンド回路１より図３（ｃ）
のト，チに示す生成ＡＬＭが出力する度に起動するも、
アンド回路１の出力のト，チの間は２００ｍｓ以下であ
るので、チの生成ＡＬＭ入力時に初期状態に戻り、２０
０ｍｓ経つと、リセット信号をアラーム数カウンタ４に
送りアラーム数カウンタ４をリセットし、又生成ＡＬＭ
が入力すると１よりカウントするようにする。
のト，チに示す生成ＡＬＭが出力する度に起動するも、
アンド回路１の出力のト，チの間は２００ｍｓ以下であ
るので、チの生成ＡＬＭ入力時に初期状態に戻り、２０
０ｍｓ経つと、リセット信号をアラーム数カウンタ４に
送りアラーム数カウンタ４をリセットし、又生成ＡＬＭ
が入力すると１よりカウントするようにする。
【００２５】図３の場合は、図３（ａ）に示す如く断続
的に３回ＡＬＭが入力すると、２番目のＡＬＭはマスク
され、ＣＰＵ制御回路に入力する生成ＡＬＭ数は２に減
じ、ＣＰＵは減じた分他の制御を行うことが出来るよう
になる。
的に３回ＡＬＭが入力すると、２番目のＡＬＭはマスク
され、ＣＰＵ制御回路に入力する生成ＡＬＭ数は２に減
じ、ＣＰＵは減じた分他の制御を行うことが出来るよう
になる。
【００２６】尚アラーム数カウンタ４，タイマー５，Ｒ
ＯＭ６の動作はソフトウエアを用いＣＰＵにて処理する
ようにしても勿論よい。
ＯＭ６の動作はソフトウエアを用いＣＰＵにて処理する
ようにしても勿論よい。
【００２７】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、断続的に入力するＡＬＭの、ＣＰＵ制御を行う回路
への入力回数を減ずるので、ＣＰＵは減じた分他の制御
を行うことが出来るようになる効果がある。
ば、断続的に入力するＡＬＭの、ＣＰＵ制御を行う回路
への入力回数を減ずるので、ＣＰＵは減じた分他の制御
を行うことが出来るようになる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の警報信号処理回路のブロッ
ク図、
ク図、
【図３】は図２の各部のタイムチャートである。
１はアンド回路、 ２はマスク信号生成部、 ２ー１はフリップフロップ、 ２ー２はシフトレジスタ、 ３，５はタイマー、 ３ー１はカウンタ、 ４はアラーム数カウンタ、 ６はＲＯＭを示す。
Claims (1)
- 【請求項１】 警報信号をアンド回路（１）及び、警報
信号入力にてマスク信号を出力しリセット信号入力にて
マスク信号出力を打ち切るマスク信号生成部（２）に入
力し、該マスク信号生成部（２）の出力も該アンド回路
（１）に入力し、該アンド回路（１）の出力より警報信
号を出力すると共に該出力を起動信号として、起動して
所定の時間経つとリセット信号を出力するタイマー
（３）に入力し、該タイマー（３）の出力を該マスク信
号生成部（２）にリセット信号として入力するようにし
たことを特徴とする警報信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232522A JPH0683672A (ja) | 1992-09-01 | 1992-09-01 | 警報信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232522A JPH0683672A (ja) | 1992-09-01 | 1992-09-01 | 警報信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683672A true JPH0683672A (ja) | 1994-03-25 |
Family
ID=16940654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232522A Withdrawn JPH0683672A (ja) | 1992-09-01 | 1992-09-01 | 警報信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683672A (ja) |
-
1992
- 1992-09-01 JP JP4232522A patent/JPH0683672A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0683672A (ja) | 警報信号処理回路 | |
| JP2025018377A (ja) | Ｐｗｍ回路 | |
| JPH06232699A (ja) | パルス発生装置 | |
| JPH04205152A (ja) | 制御装置の監視装置 | |
| JP3149864B2 (ja) | 処理回数保証回路 | |
| JP3144811B2 (ja) | 監視タイマ回路 | |
| JP3704718B2 (ja) | ダウンカウンタを用いたタイマ回路 | |
| JPH04156649A (ja) | 割り込み制御回路 | |
| JP2536942B2 (ja) | 半導体集積回路 | |
| KR0173408B1 (ko) | 통신단말장치의 모래시계기능 구현방법 | |
| JPS5934188Y2 (ja) | 信号入力回路 | |
| JPH01207899A (ja) | アラーム保持回路 | |
| JP2595781Y2 (ja) | チャタリング除去回路 | |
| JPS59168548A (ja) | プログラム実行遅延装置 | |
| JPH04143833A (ja) | マイクロコンピュータ用タイマ回路 | |
| JPH10126231A (ja) | チャタリング除去回路 | |
| JPH05173665A (ja) | ノイズ除去回路 | |
| JPH05218824A (ja) | パルス幅補正回路 | |
| JPS62113245A (ja) | シグナルプロセサの動作監視装置 | |
| JPS6276817A (ja) | プログラマブル・ロジツクアレイ | |
| JPS6313195A (ja) | 高速メモリ装置 | |
| JP2000183708A (ja) | パルス出力装置 | |
| JPH05343530A (ja) | 半導体集積回路 | |
| JPH1068763A (ja) | タイミング信号発生回路 | |
| JPH0535503A (ja) | 割込制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |