JPH069239B2

JPH069239B2 - 固体撮像装置

Info

Publication number: JPH069239B2
Application number: JP62053388A
Authority: JP
Inventors: 潤一西澤; 尚茂玉蟲; 瑞芳後澤
Original assignee: Individual
Current assignee: Individual
Priority date: 1987-03-09
Filing date: 1987-03-09
Publication date: 1994-02-02
Anticipated expiration: 2009-02-02
Also published as: JPS63220567A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、固体撮像装置に関するもので、さらに詳しく
は、γの値を基板バイアスによって制御できる、微弱光
検出感度に優れた固体撮像装置を提供するものである。
家庭用ビデオカメラから放送局用のテレビカメラなどへ
の応用の他、高感度なことを利用した天体観測用ビデオ
カメラやスチルカメラなどへの応用ができる。

〔従来の技術〕

静電誘導ホトトランジスタ(Static Induction Phototra
nsistor;以下ＳＩＰＴと称す。)を用いたゲート蓄積方
式による２次元固体撮像装置は、いろいろな構造のもの
が提案され試作されている。その中でも画素を構成する
ＳＩＰＴの主電極三つ全てがアドレスラインあるいは信
号読み出しラインのいずれかに接続されている構造のも
のは、微弱光検出感度に優れたＳＩＰＴによって画素を
構成することができる。この構造の画素の一画素の断面
構造の一例を第４図に示す。

第４図を参照しながら術来の技術を説明する。第４図に
示した構造のＳＩＰＴではn⁺領域41、42のどちらをソー
スとしても動作可能であるが、以下の説明では41をソー
スとする正立動作を例にとって説明する。

第４図は一画素の断面構造を示すが、一画素は１つのＳ
ＩＰＴとゲートキャビパシタから成っている。ＳＩＰＴ
はn⁺領域41をソース、n⁺領域42をドレイ、p⁺領域43をゲ
ート、n^-領域44をチャンネルとするｎチャンネルのＳＩ
ＰＴである。p⁺ゲート43上にはSiO₂などの透過性の絶縁
物43′とポリシリコンなどの透過性の電極48によってＭ
ＯＳキャパシタが形成され、前述のゲートキャパシタと
なっている。このＳＩＰＴはｐ型Si基板45上にn⁺領域42
を形成した後、n^-領域44となるn^-層をエピタキシャル成
長してつくられる。領域４１０は画素分離のための領域
で、隣り合う画素を分離している。この例では、エッチ
ングにより形成したＵ溝を酸化してSiO₂の膜を形成した
後、ポリシリコンをデボジションさせて形成している。

基板中に埋め込まれたドレイン42は紙面に垂直な方向の
画素間で共通となっている。p⁺領域45″はこの埋め込み
ドレイン42を分離している。この例では埋め込みドレイ
ン42はn⁺領域42″によって基板表面から電極42′が取ら
れている。42′はAl-Siなどの高い導電率の物質で、埋
め込みドレイン（埋め込みライン）の抵抗を減少させて
いる。ソース領域41はポリシリコンなどによって電極49
がドレイン42と直交するソースラインに接続される。Ｓ
ＩＰＴのゲート43はゲートキャパシタを通して、ゲート
アドレスラインに接続される。ゲート43上のＭＯＳキャ
パシタの電極は同じ物質48でゲートアドレスラインへと
接続されている。48′はＡｌ−Ｓｉなどの高い導電率の
物質で、ゲートアドレスラインの抵抗を低くしている。
ゲートアドレスラインは信号読み出しライン（埋め込み
ライン又はソースラインのいずれか一方）に直交するよ
うに形成されている。

〔発明が解決しようとする問題点〕

上述の構造で構成された２次元固体債像装置は、ＳＩＰ
Ｔが本来持つ低雑音、高い光感度、高速といった特長を
利用し、微弱光検出感度に優れた、高速、大容量といっ
た特長を持つものであった。この２次元固体撮像装置の
光電変換特性の１つであるγの値を変化させる方法に
は、ゲートアドレスラインへ加えるパルスのゲートアド
レス時の値とゲートリフレッシュ時の値を変える方法が
あった。この方法では、しかし、読み出し回路を同一チ
ップ上に集積化するという点で、読み出し回路が複雑に
なり、実用的に問題があった。

〔問題点を解決するための手段〕

上述の問題点を解決するため、基板のバイアス電圧によ
ってγの値を変えることができる構造を提供するのが本
発明である。

第２図を用いて本発明の固体撮像装置の動作原理を説明
する。

第２図(a)は、一画素を構成するＳＩＰＴの断面の模式
的な構造を示す。第２図(b)は第２図(a)でＡ−Ａ′及び
Ｂ−Ｂ′に沿うバンド図を重ねて示している。以下正立
動作について説明する。ＳＩＰＴはn⁺領域21をソース、
n⁺領域22をドレイン、p⁺領域23をゲート、n^-領域24をチ
ャンネル領域とするｎチャンネルＳＩＰＴで、p⁺/p^-基
板（25がp^-、26がp⁺）上に形成されている。ここで、p⁺
領域23は分離して描かれているが、電気的に互いに接続
されている。同様にn⁺領域22も電気的に互いに接続され
ている。n⁺領域22はｎチャンネルのＳＩＰＴのドレイン
であるばかりでなく、p⁺領域23をソース、p⁺基板26をド
レインとするｐチャンネル静電誘導トランジスタ（以下
ｐチャンネルＳＩＴと称す。）のゲートとして働くよう
に形成されている。つまり、n⁺領域22の間のチャンネル
28は、n⁺領域22の拡散電位によって空乏化しており、そ
の電位高さはn⁺領域22及びp⁺基板26の電位によって静電
誘導的に制御される。

１つの画素が読み出されてから次に読み出されるまでの
時間を光積分時間という。この光積分時間においてソー
ス21の電位Ｖ_SL及びドレイン22を電位Ｖ_BLは０で、p⁺ゲ
ート23はゲートリフレッシュによって熱平衡状態で与え
られるビルトインポテンシャルより高いポテンシャルに
つまり負の電位にある。p⁺基板26には負のバイアスＶ
^subがかけられている。このときのラインＡ−Ａ′及び
Ｂ−Ｂ′に沿うポテンシャルバンド構造図は第２図(b)
のようになる。図中Ｅ_CX(X＝S,G,G^*,D,D^*,sub)はｘにお
ける伝導帯のエネルギー電位を、Ｅ_VXは価電子帯のエネ
ルギー準位を示す。ｓはソース21、Ｇはゲート23、G^*は
チャンネル27のポテンシャルが一番低いところ、Ｄはド
レイン22、D^*はチャンネル28のポテンシャルが一番高い
ところをいう。この画素に表面からエネルギーｈνの光
が入射し、（ｈνな禁制帯幅エネルギーより大きい。）
この光によってチャンネル24内においてキャリアが励起
されると、そのキャリアのうち電子（図中の●）はチャ
ンネル内の強い電界によってドレイン22に流れ、ホー
ル、図中の○はゲート23へ流れる。ゲート23はゲートキ
ャパシタC_Gによって外部と切り離されているので、光励
起によるホールはそのままp⁺ゲート23に蓄積され、ゲー
トのポテンシャルを引き下げる。p⁺ゲートに蓄積された
ホールは、従来の構造では、高い電位障壁によってゲー
ト内へ保持されていたが、本発明の構造では、チャンネ
ル28のホールに対するポテンシャルはn⁺領域22のホール
に対するポテンシャルより低くなっている。従ってp⁺ゲ
ート23のホールはチャンネル28を通ってp⁺基板26へと流
れる。

このp⁺基板26へと流れるホールの量はチャンネル28のポ
テンシャルによって制御されるが、前述のごとくこのポ
テンシャルはp⁺基板26の電位によっても制御される。

p⁺基板26へのバイアス電圧Ｖ_subを変化させることで、
チャンネル28のホールに対するポテンシャル高さを制御
し、p⁺ゲート23への光励起によるホールの蓄積を制御す
る。p⁺ゲート23へのホールの蓄積の違いは光電変換特性
のγの値の違いとなって表われる。従ってγの値が基板
バイアスによって制御される。

以上の説明ではｎチャンネルＳＩＰＴが正立動作の場合
について説明したが、n⁺領域21をドレイン、n⁺領域22を
ソースとする倒立動作のときも、光積分時間におけるエ
ネルギーバンド図は第２図(b)と同様で、動作も同様で
ある。

上述の一画素の構造を回路的に表面すると、第３図
(a)、(b)のようになる。(a)はＳＩＰＴが正立動作のと
き、(b)は倒立動作のときを表わしている。ＳＩＰＴ31
とゲートキャパシタ32とｐチャンネルのＳＩＴ33から成
っている。(a)から説明する。34はＳＩＰＴ31のソース
で、35はＳＩＰＴ31のドレイン及びＳＩＴ33のゲート
に、36はＳＩＰＴ31のゲート及びＳＩＴ33のソースとな
っている。37はＳＩＴのドレインで、基板である。36は
ゲートキャパシタ32を通してゲート端子38につながって
いる。(b)では34′がSIPT31のドレイン、35′がＳＩＰ
Ｔ31のソース及びＳＩＴ32のゲートとなっている。

第２図(c)は本発明の別の構造の一画素の断面の模式図
を示す。(d)は(c)で、Ｃ−Ｃ′で示されるラインに沿う
バンド図を示している。以下同様に正立動作について説
明する。

静電誘導ホトトランジスタ（ＳＩＰＴ）は、第２図(a)
と同様に、n⁺領域21をソース、ｎ領域22′をドレイン、
p⁺領域23をゲート、n^-領域24をチャンネル領域とするｎ
チャンネルＳＩＰＴで、p⁺／p^-Ｓｉ基板（25がp^-、26が
p⁺）上に形成されている。p⁺領域23は電気的に互いに接
続している。ｎ領域22′はｎチャンネルＳＩＰＴのドレ
インであるばかりでなく、p⁺領域23をエミッタ、p⁺基板
26をコレクタとするｐｎｐバイポーラトランジスタ（以
下ＢＰＴと称す。）のベースとして働くように形成され
ている。つまりn^-領域の厚さ及び不純物密度が適当に設
計されている。

光積分時間にはソース21の電位Ｖ_SL及びドレイン22の電
位Ｖ_BLは０と考えてよく、p⁺ゲート23はゲートリフレッ
シュの直後は、ソース・ゲート間のビルトインポテンシ
ャルより高いポテンシャルにある。p⁺基板26には負のバ
イアスＶ_subがかけられている。このときのＣ−Ｃ′で
示されるラインに沿うバンド図は(d)ようになる。この
画素に表面からエネルギーｈνの光が入射し、この光に
よってチャンネル24内においてキャリアが励起される
と、そのキャリアのうち電子、図中の●はチャンネル内
の強い電界によってドレイン22′に流れ、ホール、図中
○はゲート23へ流れる。ゲート23はゲートキャパシタＣ
_Ｇによって外部と切り離されているので、光励起による
ホールはそのままp⁺ゲート23に蓄積され、ゲートのポテ
ンシャルを引き下げる。p⁺ゲートに蓄積されたホール
は、高い電位障壁によってゲート内へ保持される。光励
起によるホールがp⁺ゲート23へ蓄積されるとゲートのポ
テンシャルが低くなってくるが、このときの様子を第２
図(d)において一点鎖線で示す。ある程度ゲート23のポ
テンシャルが下ると、ゲートのホールはホールに対する
ポテンシャルの低いｎ領域22′へ流れ込む。このホール
が流れていく量は、p⁺基板のバイアスによるｎベース領
域22′の中性領域の幅の変化によって、制御される。従
って先に述べたように、p⁺基板26のバイアス電圧Ｖ_sub
によってp⁺ゲート23への光励起によるホールの蓄積を制
御し、γの値を基板バイアスによって制御する。

上ではｎチャンネルＳＩＰＴが正立動作の場合について
説明したが、倒立動作のときも同様に説明される。

上で説明した一画素の構造を回路的に表面すると、第３
図(c)、(d)のようになる。(c)はSIPTが正立動作のと
き、(d)は倒立動作のときを表わしている。ＳＩＰＴ31
とゲートキャパシタ32とＢＰＴ33′から成っている。
(c)でば、34はSIPＴ31のソースで、35はＳＩＰＴ31のド
レイン及びＢＰＴ33′のベースに、36はＳＩＰＴ31のゲ
ート及びＢＰＴ33′のエミッタとなっている。37はＢＰ
Ｔのコレクタで、基板である。36はゲートキャパシタ32
を通してゲート端子38につながっている。(d)では34′
がＳＩＰＴ37のドレイン、35′がＳＩＰＴ31のソース及
びＢＰＴ33′のベースとなっている。

〔作用〕

本発明による固体撮像層装置では、静電誘導ホトトラン
ジスタの本来持っている低雑音、高い光感度、高速とい
った特性を犠牲にすることなしに、γ値を基板バイアス
で制御できる画素によって構成される。これは読み出し
回路を同一チップ上に集積化するといった実用化の面か
ら、γ値が基板バイアスを変えるだけで制御できること
は、大変有用である。

〔実施例〕

本発明の固体撮像装置の実施例を第１図に示す。Si基板
を用いた場合を説明するが、これはもちろん他の半導体
でもよい。

第１図は、一画素の断面構造を示す。一画素はｎチャン
ネルのＳＩＰＴ、ゲートキャパシタ及びｐチャンネルの
ＳＩＴから成る。

まず第１図(a)を説明する。以下ＳＩＰＴは正立動作と
する。ＳＩＰＴはn⁺領域１をソース、n⁺領域２をドレイ
ン、p⁺領域３をゲート、n^-領域４をチャンネル領域とし
て形成されている。n⁺領域２は図中では分離されて描か
れているが、電気的に共通になっている。さらにドレイ
ン領域２はn⁺領域２″によって基板表面から電極２′が
とられている。電極２′は例えばAl-Siなど導電率の高
い物質であればよい。ドレイン領域は２は紙面に垂直な
方向に隣り合う画素間で共通となっていて、埋め込みラ
インとなっている。電極２′はこの埋め込みラインの電
気抵抗を減少させる役割も果している。埋め込みライン
２は左右に隣り合う画素間でp⁺５″によって分離されて
いる。このＳＩＰＴはp⁺／p^-Si基板（５がp⁺、６がp^-）
上にn⁺領域２及びp⁺領域５″をイオン注入などによって
形成した後、チャンネル領域４となるn^-層をエピタキシ
ャル成長して作られる。さらにn⁺領域２はp⁺領域３をソ
ース、p⁺基板５をドレインとするｐチャンネルＳＩＴの
ゲートとして働くように形成されている。前述のごとく
γの値はp⁺基板５へのバイアス電圧によって制御する。

ＳＩＰＴのソース１はポリシリコンなどの透過性の電極
材によって電極９がとられソースラインへと導かれる。
p⁺ゲート３はSiO₂などの透過性の絶縁物３′とポリシリ
コンなどの透過性の物質８によってＭＯＳキャパシタが
形成され、ゲートキャパシタとなっている。さらに透過
性の物質８はゲートアドレスランインへと導かれる。
８′はAl-Siなどの高い導電率の物質で、ゲートアドレ
スラインの抵抗を減少させている。領域10は画素分離の
ための領域で、隣り合う画素を分離している。領域10は
エッチングにより形成したＵ溝を酸化してSiO₂の膜を形
成した後、ノンドープのポリシリコンをデポジションさ
せて形成している。デバイス表面はSiO₂やＰＳＧなどの
透過性の膜７によって保護されている。

この画素に、表面からつまり上から光が入射し、チャン
ネル４内でキャリアが励起されると、ホールはチャンネ
ル内の強い電界によってp⁺ゲート３へと蓄積される。n⁺
２はｐチャンネルＳＩＴのゲートであるが、n⁺２の間の
ホールに対するポテンシャルはp⁺基板５の電位によって
静電誘導的に制御される。従ってp⁺ゲート３のホールは
n⁺領域の間隙を通ってp⁺基板５へと流れる。従って前述
のごとく、γの値が基板へのバイアスで制御できる。

以下別の実施例の説明で、(a)と同一の番号の付してあ
る領域は、(a)で説明したものと同じ働きをする。

第１図(b)は別の実施例を示す。(a)に示した実施例と異
なる点はｎ^＋領域２″がｎ^＋領域２と接続されていない
ことである。この場合でも、光積分時間におけるｐ^＋領
域３のホールに対するｐチャンネルＳＩＴのチャンネル
のポテンシャル高さはｐ^＋基板５の電位によって制御さ
れる。さらに読み出し時には、ＳＩＰＴのソース１から
注入された電子はｎ^＋領域２からｎ^＋領域２″へと流れ
る。つまりｎ^＋領域２″はｎ^＋領域２に接続していない
第１図(b)の実施例でも(a)の実施例と同様の動作ができ
る。

第１図(c)は別の実施例を示す。(a)に示した実施例と異
なる点はp⁺／p^-Si基板ではなくｐ基板５′上につくられ
ている点である。この例ではｐ基板５′とn⁺領域２の拡
散電位によって空乏層ができ、第１図(a)実施例と同様
の動作をする。

第１図(d)は別の実施例を示す。(b)と同様にn⁺領域２は
n⁺領域２″に接続していないが、動作のしくみは(a)と
同じである。

第１図(e)は別の実施例を示す。この実施例では、n⁺領
域はその内部にパンチングスルーの状態となる部分は設
けられていないが、n⁺領域２は分離領域５″に接してい
ない。p⁺ゲート３のホールはn⁺領域２と画素分離領域10
とn⁺領域２との間を抜けてp⁺５″へと流れる。つまり画
素分離領域10とn⁺領域２との間にチャンネルができ、こ
のチャンネルのホールに対するポテンシャル高さは、n⁺
領域２の電位及びp⁺基板の電位によって静電誘導的に制
御される。従ってn⁺領域２をその一部分をパンチングス
ルーとしない第１図(e)の実施例でも、γの値は基板へ
のバイアスで制御される。

第１図(f)は別の実施例を示す。(e)に示した構造で、n⁺
領域２がn⁺領域２″によって電極がとれられていないも
のであるが、この例でも、(b)と同様に、(e)と同じ動作
ができる。

第１図(g)は別の実施例を示す。これは(e)に示した構造
のものをｐ基板５′上に作ったもので、基板バイアスの
効果は小さいが(e)と同様に動作できる。

第１図(h)は別の実施例を示す。これは(f)に示した構造
のものをｐ基板５′上に作ったもので、基板バイアスの
効果は小さいが(f)と同様に動作できる。

第１図(i)は、別の実施例を示す。これは(a)に示した構
造の画素分離領域10をp⁺領域11で置き換えたもので、動
作は(a)に示した実施例と同じである。

第１図(j)は別の実施例を示す。これは(i)に示した構造
で、n⁺領域２がn²領域２″によって電極がとられていな
いもので、(b)と同様に、(i)と同じ動作ができる。さら
にこの例ではn⁺領域２とn⁺領域２″との間をチャンネル
として、p⁺ゲート３のホールを抜くこともできる。

第１図(k)、(l)は別の実施例を示すが、これらはそれぞ
れ(i)、(j)に示した構造をｐ基板上に作ったもので、同
様の動作が可能である。

第１図(m)、(n)は別の実施例を示すが、これはそれぞれ
(f)、(h)に示した構造の画素分離領域10をp⁺領域11で置
き換えたもので、同様の動作ができる。

第１図(o)は別の実施例を示す。(a)に示した実施例と異
なる点はｎ領域２である。ｎ領域２は、p⁺領域３を
エミッタ、p⁺５をコレクタとするＢＰＴのベースとなる
ようにつくられている。前述のように、p⁺ゲート３のホ
ールは、ｎ領域２を通ってp⁺基板５へと抜けるが、こ
のホールの流れはp⁺基板５のバイアス電圧によって制御
でき、従ってγの値を基板バイアスによって変えること
ができる。

第１図(p)は別の実施例を示す。これは(o)に示した構造
でｎ領域２がn⁺領域２″によって電極がとられていな
いもので、(o)と同様の動作ができる。

第１図(q)、(r)は別の実施例を示すが、これらはそれぞ
れ(o)、(p)のデバイスをｐ基板５′の上に作製したもの
で、基板５′のバイアスでｎ領域２の幅が変えられる
ようにつくられていて、(o)、(p)と同様に動作する。

第１図(s)、(t)は別の実施例を示すが、これらはそれぞ
れ(o)、(q)に示した構造の画素分離領域10をp⁺領域11で
置き換えたもので、動作はそれぞれ(o)、(q)と同じであ
る。

以上の説明した実施例では、単一チャンネルのものだけ
であったが、マルチチャンネルとしてもよい。また全て
の領域において電導型の反対となっているものであって
もよい。

次にこの固体撮像装置の動作方法を、回路の構成方法の
例を上げて説明する。γの値が基板バイアスで制御でき
ることを除けば、従来の回路構成及び読み出し方法で動
作できる。

第５図(a)を用いて、まず、２次元固体撮像装置の構成
について説明する。ｐチャンネルSITは省略している。

２次元マトリクス状に並べられたｎ×ｍ個の画素の１つ
のＣ_ijは一つの正立動作のＳＩＰＴとゲートキャパシタ
から成る。この画素Ｃ_ijのＳＩＰＴのソースは信号読み
出しラインＳL_iに、ドレインは埋め込みラインＢL_jに、
ゲートはゲートキャパシタを通して垂直アドレスライン
ＧL_jに接続している。Ｂ_iとＢL_jは平行でＳL_iに直交し
ている。信号読み出しラインＳL_iは、リセットトランジ
スタＱ_Ｒを通して接地され、Q_Rのゲートは全て共通にな
されリセットパルスφ_Rが印加される。さらにＳL_iはト
ランスファートランジスタＱ_Ｔを通して、スイッチトラ
ンジスタQ_Sに接続されている。Q_Tのゲートは全て共通に
なされ、トランスフアーパルスφ_Ｔが印加される。Q_Tと
Q_Sの接続部に適当なキャパタC_Tが設けられ、Ｑ_Ｓはさら
に全てのＱ_Sに共通して適当な負荷抵抗R_Lによって接地
され、この負荷抵抗が全てのＱ_Sに接続されている点が
出力端子Ｖ_outとなる。スイッチトランチスタＱ_Ｓのゲ
ートには水平シフトレジスタ52に導びかれ、読み出しパ
ルスφ_Sが印加される。埋め込みラインＢL_jは埋め込み
ライン選択トランジスタＱ_Ｂを通して、電源Ｖ_DDに接続
されている。Ｑ_Ｂのゲートは垂直アドレス線ＧL_jに接続
され、ＧL_jは垂直シフトレジスタ51に導かれ、垂直アド
レスパルスφ_Gjが印加される。

第５図(b)に読み出しのパルスのタイミングチャートを
示す。

垂直シフトレジスタは垂直アドレルパルスφG₁、…φ_Gm
を順次出力するが、第５図(b)ではちょうどφ_Gjとそれ
につづくφ_Gj+1のところを示している。

時刻t₁で、トランスファーパルスφ_Tが入り、トラスフ
ァートランジスタＱ_Ｔが導通状態になった後、時刻ｔ_２
でリセットパルスφ_ＲによってリセットトランジスタＱ
_Ｒを通して信号読み出しラインはＣ_Ｔとともに接地電位
となる。時刻ｔ_３で垂直アドレスパルスφ_Gjが入り、垂
直アドレスラインＧL_j上の各画素C_lj、…、C_njは入射光
量に応じてＣ_Ｔを充電する。時刻ｔ_４でφ_Tと同時にφ
_Gjが切れ、Ｃ_lj、…、C_njの光情報はそれぞれに対応す
るＣ_Ｔに記憶される。φ_Tが切れた後、水平シフトレジ
スタは読み出しパルスφ_S1、…、φ_Snを発生させ、スイ
ッチトランジスタＱ_Sを順次導通させてＣ_Tに蓄えられた
電荷をＲ_Lを通して放電させ、Ｃ_ij、…、Ｃ_njの出力が
順次Ｖ_outの電位変化として出力される。こうして時刻
ｔ₈までにＣ_1j、…、Ｃ_njの水平一列の光情報が出力し
終ると、次にＣ_1J+1、…、Ｃ_nj+1の光情報を読み出すべ
く、同様の手順が繰返される。

第５図(a)においては、Q_R、Q_T、Q_B、Q_Sとして全てＭＯＳト
ランジスタとして表示してあるが、これらはいずれも全
てＭＯＳトランジスタである必要はなく、ＳＩＴ、バイ
ポーラトランジスタ、JFETなどであってもよい。

〔発明の効果〕

本発明の固体撮像装置は、n⁺埋め込みドレインをその一
部分をパンチングスルー状態とし、ＳＩＰＴのp⁺ゲート
への光励起によるホールの蓄積のし易さを、p⁺基板のバ
イアスで制御することで、光電変換特性のγの値を制御
している。従って、ＳＩＰＴの本来持っている低雑音、
高い光感度、高速といった特性に加えてγの値を簡単に
制御しうる固体撮像装置を提供できる。

第６図は発明の効果を示すための図で、第１図(n)は構
造のデバイスを、第５図に示した方法で動作させたとき
の光電変換特性の一例を示す。一画素の寸法は85μ×65
μで、２つのチャンネルを持つ。電源電圧Ｖ_DD＝２Ｖ、
負荷抵抗R_L＝１ｋΩ、光積分時間Ｔ_LI＝10msで、波長65
5ｎｍ（赤）の光を照射しており、横軸はその入射光量P
_i〔μｗ／cm²〕、たて軸は暗状態との出力電圧Ｖ_ontの
下ΔＶ_out〔ｍＶ〕を示している。基板バイアスＶ_subを
ＯＶから−５Ｖと変えることでγを0.42から5.7まで変
化できることが明らかにわかる。つまり、基板バイアス
によってＳＩＰＳのp⁺ゲートに蓄積されたホールのチャ
ンネル（ｐチャンネルＳＩＴのチャンネル）への注入量
が制御されていることを示している。このことは入射光
量が微弱な領域ではγ値を高くすることで微弱光感度は
落ちるものの画像のコントラストを強めたり、強い入射
光があったときにはp⁺ゲートに蓄積しきれないホールを
有効に逃してやることもできる。つまり、強い入射光が
あったときに、発生するキャリアが隣接した画素に流出
することによって起るブルーミングを抑制することがで
きる。

【図面の簡単な説明】

第１図(a)乃至(t)は本発明の実施例を示す図、第２図は
本発明の動作を説明するためを図で、(a)は一画素の断
面構造の模式図で、(b)はそのバンド図、(c)は別の構造
の一画素の断面構造の模式図で、(d)はそのバンド図、
第３図は一画素の等価回路で、(a)はＳＩＰＴが正立動
作(b)は倒立動作のときで、(c)、(d)は別の構造のもの
で、(c)はＳＩＰＴが正立動作(d)は倒立動作のときの等
価回路を示す図、第４図は従来の技術を説明するための
図で、従来の構造の断面図の一例を示す図、第５図は動
作方法の例を説明するための図で、(a)は回路の構成方
法、(b)は読み出しパルスのタイミングチャートを示す
図、第６図は発明の効果を説明するための図である。５、６…p⁺／p^- _Ｓｉ基板、５′…ｐ型Si基板、２…n⁺型
埋め込み層（ＳＩＰＴの主電極の１つ）、２…ｎ型埋
め込み層（ＳＩＰＴ主電極の１つ）、３…SIPTのp⁺型ゲ
ート領域、３′…ＭＯＳキャパシタの絶縁物、８…ＭＯ
Ｓキャパシタの電極

Claims

【特許請求の範囲】

【請求項１】第１の導電型の基板上に形成された第２の
導電型の埋め込み層をドレイン領域とし、前記ドレイン
領域に対して第１の導電型の低不純物密度領域を挾むよ
うに表面に設けられた第２の導電型の第１の高不純物密
度領域をソース領域とし、前記ソース領域を取り囲むよ
うに設けられた第１の導電型の第２の高不純物密度領域
をゲート領域とし、かつ前記低不純物密度領域をチャン
ネルとした静電誘導トランジスタを有し、前記第２の高
不純物密度領域上に設けられた絶縁膜と、個々の前記静
電誘導トランジスタを分離するための領域を有する固体
撮像素子において、前記第２の高不純物密度領域をソー
ス領域とし、前記埋め込み層をゲート領域とし、前記基
板をドレイン領域とし、かつ前記の埋め込み層の少なく
とも一部分を第２のチャンネル領域とした静電誘導トラ
ンジスタを有し、前記基板に所望の電圧を印加する手段
を備え、前記第２の高不純物密度領域から前記基板に流
れるキャリアを制御せしめることを特徴とする固体撮像
装置。
【請求項２】前記第２のチャンネル領域が前記第２の高
不純物密度領域の直下に形成されたことを特徴とする前
記特許請求の範囲第１項記載の固体撮像装置。
【請求項３】前記第２のチャンネル領域が前記埋め込み
領域と前記分離領域との間に形成されたことを特徴とす
る前記特許請求の範囲第１項記載の固体撮像装置。
【請求項４】前記第２のチャンネル領域が第２の導電型
で低不純物密度の埋め込み層であることを特徴とする前
記特許請求の範囲第１項記載の固体撮像装置。
【請求項５】前記基板が第１の導電型で高不純物密度の
基板と、前記基板上に形成された第１の導電型で低不純
物密度領域の２層構造からなることを特徴とする前記特
許請求の範囲第１項乃至第４項のいずれか一項に記載の
固体撮像装置。
【請求項６】前記分離領域と前記第２の高不純物密度領
域の間の少なくとも一部分に第２の導電型の第３の高不
純物密度領域を設けたことを特徴とする前記特許請求の
範囲第１項乃至第５のいずれか一項に記載の固体撮像装
置。
【請求項７】前記第３の高不純物密度領域が前記埋め込
み領域に接していることを特徴とする前記特許請求の範
囲第６項記載の固体撮像装置。
【請求項８】前記分離領域が絶縁層であることを特徴と
する前記特許請求の範囲第１項乃至第７項のいずれか一
項に記載の固体撮像装置。
【請求項９】前記分離領域が第１の導電型の第４の高不
純物密度領域であることを特徴とする前記特許請求の範
囲第１項乃至第７項のいずれか一項に記載の固体撮像装
置。