JPH0697410B2 - ビツト／バイトアクセス可能なプログラマブルコントロ−ラ - Google Patents
ビツト／バイトアクセス可能なプログラマブルコントロ−ラInfo
- Publication number
- JPH0697410B2 JPH0697410B2 JP59278174A JP27817484A JPH0697410B2 JP H0697410 B2 JPH0697410 B2 JP H0697410B2 JP 59278174 A JP59278174 A JP 59278174A JP 27817484 A JP27817484 A JP 27817484A JP H0697410 B2 JPH0697410 B2 JP H0697410B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- byte
- access
- controller
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/0405—Program-control specially adapted for machine tool control and not otherwise provided for
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明はビツト／バイトのアクセスが可能なプログラ
マブルコントローラに関する。
マブルコントローラに関する。
従来の技術 プロセス制御にはブログラマブルコントローラ（以下PC
と称す）が多く使用されている。このPCでブロセスの制
御対象を制御する際、ほとんど１ビツト単位で制御され
る。また、圧力や温度のデータは普通１バイト単位で処
理される。
と称す）が多く使用されている。このPCでブロセスの制
御対象を制御する際、ほとんど１ビツト単位で制御され
る。また、圧力や温度のデータは普通１バイト単位で処
理される。
発明が解決しようとする問題点 上記のようにPCはビツト単位とバイト単位で制御及び処
理を簡単にするには極めて複雑な構成としなくてはなら
ず、また、これをソフトウエアで解決を図るとすると膨
大なソフトウエアを必要とし、演算スピードが著しく低
下してしまう。
理を簡単にするには極めて複雑な構成としなくてはなら
ず、また、これをソフトウエアで解決を図るとすると膨
大なソフトウエアを必要とし、演算スピードが著しく低
下してしまう。
発明が解決しようとする手段及び作用 この発明はCPUバスにビツト／バイトアクセスコントロ
ーラを介してRAMに接続し、アドレスの１ビツトを使用
してビツトアクセスがバイトアクセスかを選択するよう
にしたことを特徴とするものである。
ーラを介してRAMに接続し、アドレスの１ビツトを使用
してビツトアクセスがバイトアクセスかを選択するよう
にしたことを特徴とするものである。
実施例 以下図面を参照してこの発明を一実施例に基づいて説明
する。
する。
第１図において、１はCPUで、このCPU1はCPUバス２に接
続される。このバス２にはEPROM3,EEPROM4,ヂュアルボ
ートメモリ5,バスバツフア6,タイマ７やUART8が接続さ
れる。さらにCPUバス２にはビツト／バイトアクセスコ
ントローラ９を介してRAM10が接続される。RAM10にはバ
ツクアツプ用コンデンサ11が接続されている。デユアル
ボートメモリ５にはリモートI/Oコントローラ12を介し
てリモートI/O用伝送ケーブル13に接続される。また、
バツフア６にはデユアルボートメモリ14とシリアルバス
コントローラ15が接続される。16は他のPCとの結合用シ
リアルバスである。
続される。このバス２にはEPROM3,EEPROM4,ヂュアルボ
ートメモリ5,バスバツフア6,タイマ７やUART8が接続さ
れる。さらにCPUバス２にはビツト／バイトアクセスコ
ントローラ９を介してRAM10が接続される。RAM10にはバ
ツクアツプ用コンデンサ11が接続されている。デユアル
ボートメモリ５にはリモートI/Oコントローラ12を介し
てリモートI/O用伝送ケーブル13に接続される。また、
バツフア６にはデユアルボートメモリ14とシリアルバス
コントローラ15が接続される。16は他のPCとの結合用シ
リアルバスである。
上記のように構成されたPCにおいて、ビツト／バイトア
クセスコントローラ９を設けて、このコントローラ９の
１ビツトを用いてRAM10をビツトアクセスとするかバイ
トアクセスとするかを制御する。
クセスコントローラ９を設けて、このコントローラ９の
１ビツトを用いてRAM10をビツトアクセスとするかバイ
トアクセスとするかを制御する。
第２図はビツト／バイトアクセスコントローラ９のメモ
リのフオーマツトで、第２図において、アドレス「15」
はビツト／バイトコントロール用のもので、このアドレ
ス「15」の1/0の状態でビツトアクセスかバイトアクセ
スかをコントロールする。アドレス「14」はAND/ORコン
トロール、ANDのときは抽出したビツトデータ以外の７
ビツトを全部「１」にし、ORのときは同様に全部「０」
にする。アドレス「13」はNOTコントロールで、ビツト
データをRead/Write共に反転させるかどうかのものであ
る。アドレス「12」〜「10」はビツトアドレス、アドレ
ス「８」〜「０」はバイトアドレス用である。
リのフオーマツトで、第２図において、アドレス「15」
はビツト／バイトコントロール用のもので、このアドレ
ス「15」の1/0の状態でビツトアクセスかバイトアクセ
スかをコントロールする。アドレス「14」はAND/ORコン
トロール、ANDのときは抽出したビツトデータ以外の７
ビツトを全部「１」にし、ORのときは同様に全部「０」
にする。アドレス「13」はNOTコントロールで、ビツト
データをRead/Write共に反転させるかどうかのものであ
る。アドレス「12」〜「10」はビツトアドレス、アドレ
ス「８」〜「０」はバイトアドレス用である。
上記のように、ビツト／バイトアクセスコントローラ９
の１ビツトにビツト／バイトアドレスを設けたので、こ
の１ビツトによりビツト／バイトコントローラ９を用い
てRAM10のビツトアクセスがバイトアクセスかを選択で
きる。なお、ビツト／バイトアクセスメモリとしてはI/
Oメモリやワークメモリと共用できる。
の１ビツトにビツト／バイトアドレスを設けたので、こ
の１ビツトによりビツト／バイトコントローラ９を用い
てRAM10のビツトアクセスがバイトアクセスかを選択で
きる。なお、ビツト／バイトアクセスメモリとしてはI/
Oメモリやワークメモリと共用できる。
また、ビツトアクセスに対してはRead/Write共データの
反転，非反転ができるのでソフトウエアによる処理を低
減させて演算スピードの向上を図ることができる。さら
に、RAM10にバツクアツプコンデンサ11を設けているの
で、停電時のデータの消失もなく復電時には即スタート
が可能となる。
反転，非反転ができるのでソフトウエアによる処理を低
減させて演算スピードの向上を図ることができる。さら
に、RAM10にバツクアツプコンデンサ11を設けているの
で、停電時のデータの消失もなく復電時には即スタート
が可能となる。
なお、上記PCではI/Oを持たず、リモートI/Oコントロー
ラ12を介して制御対象に設置したI/Oからのデータを取
り込んで制御を行うようにしている。このようにすれば
制御ケーブル費用等が低減できる。また、シリアルバス
コントローラ15を設けているので、他のPC,LANインター
フエイス，ローダインターフエイス等とデータ伝送がで
きる。
ラ12を介して制御対象に設置したI/Oからのデータを取
り込んで制御を行うようにしている。このようにすれば
制御ケーブル費用等が低減できる。また、シリアルバス
コントローラ15を設けているので、他のPC,LANインター
フエイス，ローダインターフエイス等とデータ伝送がで
きる。
以上述べたように、この発明によれば、RAMのビツト／
バイトアクセスの選択が極めて簡単な手段を用いること
により達成でき、かつこの手段によりソフトウエアによ
る処理が低減できて演算処理スピードを向上させること
ができる。
バイトアクセスの選択が極めて簡単な手段を用いること
により達成でき、かつこの手段によりソフトウエアによ
る処理が低減できて演算処理スピードを向上させること
ができる。
第１図はこの発明の一実施例を示す構成説明図、第２図
はビツト／バイトアクセスコントロールメモリのフオー
マツトである。 １……CPU、２……CPUバス、９……ビツト／バイトアク
セスコントローラ、10……RAM、11……バツクアツプコ
ンデンサ。
はビツト／バイトアクセスコントロールメモリのフオー
マツトである。 １……CPU、２……CPUバス、９……ビツト／バイトアク
セスコントローラ、10……RAM、11……バツクアツプコ
ンデンサ。
Claims (1)
- 【請求項１】各種制御に使用されるプログラマブルコン
トローラにおいて、CPUバスにビット／バイトコントロ
ーラを介してRAMに接続し、そのコントローラのメモリ
に、ビット／バイトコントロール用のアドレス、AND/OR
コントロール用のアドレスおよびNOTコントロール用の
アドレスをそれぞれ１ビットづつ設け、上記ビット／バ
イトコントロール用のアドレスの１ビットを使用してRA
Mのビットアクセスかバイトアクセスかを選択させると
ともに、上記AND/ORコントロール用のアドレス１ビット
を使用して抽出したビットデータ以外のデータを全部
「１」にするか、全部「０」にし、かつ、上記NOTコン
トロール用のアドレス１ビットを使用してリード／ライ
トするビットデータを反転するか、非反転するかをする
ようにしたことを特徴とするビット／バイトアクセス可
能なプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278174A JPH0697410B2 (ja) | 1984-12-25 | 1984-12-25 | ビツト／バイトアクセス可能なプログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278174A JPH0697410B2 (ja) | 1984-12-25 | 1984-12-25 | ビツト／バイトアクセス可能なプログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150007A JPS61150007A (ja) | 1986-07-08 |
| JPH0697410B2 true JPH0697410B2 (ja) | 1994-11-30 |
Family
ID=17593620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278174A Expired - Lifetime JPH0697410B2 (ja) | 1984-12-25 | 1984-12-25 | ビツト／バイトアクセス可能なプログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697410B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1119307A (en) * | 1978-12-15 | 1982-03-02 | Guenther K. Machol | Microcomputer having separate bit and word accumulators and separate bit and word instruction sets |
| JPS5654510A (en) * | 1979-10-11 | 1981-05-14 | Hitachi Ltd | Data transferring method of sequencer |
| JPS56110131A (en) * | 1980-02-06 | 1981-09-01 | Mitsubishi Electric Corp | Data transfer system of independent completion type microprocessor |
| JPS5943405A (ja) * | 1982-09-03 | 1984-03-10 | Mitsubishi Electric Corp | シ−ケンス制御装置のメモリ |
| JPS5977557A (ja) * | 1982-10-27 | 1984-05-04 | Yaskawa Electric Mfg Co Ltd | ビツトアクセス回路 |
-
1984
- 1984-12-25 JP JP59278174A patent/JPH0697410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150007A (ja) | 1986-07-08 |
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