JPH0223892B2 - - Google Patents
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- Publication number
- JPH0223892B2 JPH0223892B2 JP56123426A JP12342681A JPH0223892B2 JP H0223892 B2 JPH0223892 B2 JP H0223892B2 JP 56123426 A JP56123426 A JP 56123426A JP 12342681 A JP12342681 A JP 12342681A JP H0223892 B2 JPH0223892 B2 JP H0223892B2
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- JP
- Japan
- Prior art keywords
- address
- data
- register
- bus
- gate
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Description
【発明の詳細な説明】
本発明はコンピユータシステムのアドレス制御
方式に係り、特にCPUから独立したアドレスレ
ジスタに、前記CPUがアクセスする度に、前記
アドレスレジスタを自動的に更新する方式に関す
る。
方式に係り、特にCPUから独立したアドレスレ
ジスタに、前記CPUがアクセスする度に、前記
アドレスレジスタを自動的に更新する方式に関す
る。
従来CPUはそのハードウエアによつてアドレ
ス可能なアドレス空間が固定されていた、この為
該アドレス空間では不十分な場合には、アドレス
計算手段アドレス設定手段を追加して拡張メモリ
を附加し、実質的なアドレス空間の拡張が行なわ
れたが処理時間が長いという欠点があつた。
ス可能なアドレス空間が固定されていた、この為
該アドレス空間では不十分な場合には、アドレス
計算手段アドレス設定手段を追加して拡張メモリ
を附加し、実質的なアドレス空間の拡張が行なわ
れたが処理時間が長いという欠点があつた。
本発明は前記欠点を解消して効率的なアドレス
変換が行なえる方式を提供することを目的とす
る。
変換が行なえる方式を提供することを目的とす
る。
この目的は中央処理装置（以下CPUと呼ぶ）
のアドレスレジスタによつて他装置のアドレス制
御を行なうコンピユータシステムにおいて、前記
CPUから独立したアドレスレジスタを設け、該
アドレスレジスタに対してコンピユータシステム
からアクセスされる毎に、前記アドレスレジスタ
の内容を更新することを特徴とするアドレス制御
方式により達成される。
のアドレスレジスタによつて他装置のアドレス制
御を行なうコンピユータシステムにおいて、前記
CPUから独立したアドレスレジスタを設け、該
アドレスレジスタに対してコンピユータシステム
からアクセスされる毎に、前記アドレスレジスタ
の内容を更新することを特徴とするアドレス制御
方式により達成される。
以下図面を使つて本発明を詳細に説明する。
第１図は本発明の一実施例を示す全体のブロツ
ク図である。図において、１はCPU部、２は
ROM部、３はRAM部、４はIO部、５は拡張部、
６は制御バス、７はアドレスバス、８はデータバ
スである。
ク図である。図において、１はCPU部、２は
ROM部、３はRAM部、４はIO部、５は拡張部、
６は制御バス、７はアドレスバス、８はデータバ
スである。
第２図は本発明の一実施例を示す拡張部５の詳
細な動作を示すブロツク図である。
細な動作を示すブロツク図である。
図において、１０はアドレス制御部、１１はデ
ータ制御部、１２はROMテーブル部（又は拡張
データメモリ）、１３はシステム制御バスとの接
続線、１４はシステムアドレスバス、１５はシス
テムデータバスとの接続線、１６は拡張部にアク
セスが行なわれた事をアドレス制御部に知らせる
信号線、１７は拡張アドレス線、１８は拡張デー
タ線である。
ータ制御部、１２はROMテーブル部（又は拡張
データメモリ）、１３はシステム制御バスとの接
続線、１４はシステムアドレスバス、１５はシス
テムデータバスとの接続線、１６は拡張部にアク
セスが行なわれた事をアドレス制御部に知らせる
信号線、１７は拡張アドレス線、１８は拡張デー
タ線である。
第３図は本発明の一実施例を示すアドレス制御
部とデータ制御部の詳細を示すブロツク図であ
る。
部とデータ制御部の詳細を示すブロツク図であ
る。
図において、１９はクロツク、２０はライト信
号、２１はアドレスレコーダ出力線、２２はアド
レスレコーダ出力線、５０はゲートＡ、５１はゲ
ートＢ、５２はゲートＣ、５３はゲートＤ（AND
回路）、５４はゲートＥ、５５はゲートＦ、５６
はORゲートＧ、５８は３ステートバツフアＡ、
５９は３ステートバツフアＢ、６０はアドレスレ
コードＡ、６１はマルチプレクサ、６２はFFA
（アドレスレジスタＡ）、６３はFFB（アドレスレ
ジスタＢ）、６４は加算器、６５はアドレスレコ
ーダＢである。
号、２１はアドレスレコーダ出力線、２２はアド
レスレコーダ出力線、５０はゲートＡ、５１はゲ
ートＢ、５２はゲートＣ、５３はゲートＤ（AND
回路）、５４はゲートＥ、５５はゲートＦ、５６
はORゲートＧ、５８は３ステートバツフアＡ、
５９は３ステートバツフアＢ、６０はアドレスレ
コードＡ、６１はマルチプレクサ、６２はFFA
（アドレスレジスタＡ）、６３はFFB（アドレスレ
ジスタＢ）、６４は加算器、６５はアドレスレコ
ーダＢである。
第４図は本発明の一実施例の一変形を示すブロ
ツク図である。
ツク図である。
図において、３０はインターフエース用
RAM、３１はハンドシエーク線、７０は
CPUA、７２はCPUB。
RAM、３１はハンドシエーク線、７０は
CPUA、７２はCPUB。
さて、固定アドレス空間では不十分な場合には
拡張メモリが付加され、実質的なアドレス空間の
拡張が行なわれる。例えば拡張部５は、MTとの
アクセスを行なう場合のようなシーケンシヤルな
データの蓄積やレコード変換テーブルの様な固定
的なデータの読み書きに使用されている。
拡張メモリが付加され、実質的なアドレス空間の
拡張が行なわれる。例えば拡張部５は、MTとの
アクセスを行なう場合のようなシーケンシヤルな
データの蓄積やレコード変換テーブルの様な固定
的なデータの読み書きに使用されている。
また、CPU１がROMテーブル１２からＮワー
ドのデータを読み出す動作を例にして説明する
と、CPU１は先づ、ROMテーブル１２の読み出
し先頭番地を指定する為にシステムアドレス１４
にアドレスレジスタＡ６２のアドレスを、システ
ムデータバス１５にROMテーブル１２の読み出
し、先頭番地を設定してアドレス制御部１０に書
き込む、つづいてアドレスレジスタＡ６２の加算
値を指定する為にシステムアドレスバス１４に加
算値レジスタアドレス、システムデータバスに加
算値を設定してアドレス制御部１０に書き込む。
ドのデータを読み出す動作を例にして説明する
と、CPU１は先づ、ROMテーブル１２の読み出
し先頭番地を指定する為にシステムアドレス１４
にアドレスレジスタＡ６２のアドレスを、システ
ムデータバス１５にROMテーブル１２の読み出
し、先頭番地を設定してアドレス制御部１０に書
き込む、つづいてアドレスレジスタＡ６２の加算
値を指定する為にシステムアドレスバス１４に加
算値レジスタアドレス、システムデータバスに加
算値を設定してアドレス制御部１０に書き込む。
また、拡張データメモリの１回目の読み出しを
行なう為にシステムアドレスバス１４にデータ制
御部アドレスを設定してデータ制御部１１の読み
出しを行なうと、システムデータバス１５にアド
レスレジスタＡ６２で指定されたアドレスに格納
されていたデータが読み出されてくる。該読み出
しが完了すると拡張アドレス線１７には読み出し
先頭番地に加算値が加えられた値が出力され次回
のアクセスの準備している。続いてROMテーブ
ル１２の読み出し動作を（Ｎ−１）回実行するこ
とにより、Ｎワードのデータの読み出しが行なわ
れる。
行なう為にシステムアドレスバス１４にデータ制
御部アドレスを設定してデータ制御部１１の読み
出しを行なうと、システムデータバス１５にアド
レスレジスタＡ６２で指定されたアドレスに格納
されていたデータが読み出されてくる。該読み出
しが完了すると拡張アドレス線１７には読み出し
先頭番地に加算値が加えられた値が出力され次回
のアクセスの準備している。続いてROMテーブ
ル１２の読み出し動作を（Ｎ−１）回実行するこ
とにより、Ｎワードのデータの読み出しが行なわ
れる。
次にアドレス制御部とデータ制御部を詳しく説
明する。アドレス制御部１０には、拡張アドレス
を保持しているアドレスレジスタＡ６２と該アド
レスレジスタＡ６２に加算又は減算する値を保持
しているアドレスレジスタＢ６３とFFA６２と
FFB６３の内容を加算（又は減算）してアドレ
スレジスタに設定する新しい値を計算する加算器
６４等から構成されている。
明する。アドレス制御部１０には、拡張アドレス
を保持しているアドレスレジスタＡ６２と該アド
レスレジスタＡ６２に加算又は減算する値を保持
しているアドレスレジスタＢ６３とFFA６２と
FFB６３の内容を加算（又は減算）してアドレ
スレジスタに設定する新しい値を計算する加算器
６４等から構成されている。
データ制御部１１内には、双方向性ドライバ／
レシーバ（５８，５９）とアクセス通知信号１６
を作るAND回路５３等より構成されている。
レシーバ（５８，５９）とアクセス通知信号１６
を作るAND回路５３等より構成されている。
また、アドレスレジスタＡ６２にアクセス先頭
アドレスを設定する機能は次の様にして行なわれ
る。
アドレスを設定する機能は次の様にして行なわれ
る。
システムアドレスバス１４に拡張アドレスレ
ジスタのアドレスが設定され、アドレスデコー
ダＡ６０が動作し、その出力線２１が付勢さ
れ、マルチプレクサ６１がシステムデータバス
１５の内容をアドレスレジスタＡ６２の入力と
する。
ジスタのアドレスが設定され、アドレスデコー
ダＡ６０が動作し、その出力線２１が付勢さ
れ、マルチプレクサ６１がシステムデータバス
１５の内容をアドレスレジスタＡ６２の入力と
する。
一方、ライト信号２０とクロツク１９の
ANDされた信号が、ゲートＡ５０、ゲートＢ
５１、ゲートＧ５６を通つてアドレスレジスタ
Ａ６２のクロツク入力として与えられる。
ANDされた信号が、ゲートＡ５０、ゲートＢ
５１、ゲートＧ５６を通つてアドレスレジスタ
Ａ６２のクロツク入力として与えられる。
、の動作によりアドレスレジスタＡ６２
には、アクセス先頭アドレスが設定され、拡張
アドレス線１７に出力される。
には、アクセス先頭アドレスが設定され、拡張
アドレス線１７に出力される。
なお、アドレスレジスタＢ６３に加算値を設
定する手順も、前記アドレスレジスタＡ６２に
アクセス先頭アドレスを設定するのと同様な手
順で行なわれる。
定する手順も、前記アドレスレジスタＡ６２に
アクセス先頭アドレスを設定するのと同様な手
順で行なわれる。
次にROMテーブル１２にアクセスが行なわれ
た時の動作については システムアドレスバス１４にデータ制御部ア
ドレスが設定され、アドレスデコーダＢ６５が
動作し、該アドレスデコーダＢ５１の出力線２
３が付勢され、ANDゲートであるゲートＤ５
３、ゲートＥ５４、ゲートＦ５５に導かれる。
た時の動作については システムアドレスバス１４にデータ制御部ア
ドレスが設定され、アドレスデコーダＢ６５が
動作し、該アドレスデコーダＢ５１の出力線２
３が付勢され、ANDゲートであるゲートＤ５
３、ゲートＥ５４、ゲートＦ５５に導かれる。
もし、ライト信号２０が“１”であれば３ス
テートバツフアＡ５８がシステムデータ線１５
の内容を拡張データ線１８に伝え、書き込みが
行なわれる。逆にライト信号が“０”であれば
３ステートバツフアＢ５９が拡張データ線１８
の内容をシステムデータ線に伝え、読み出し動
作が行なわれる。
テートバツフアＡ５８がシステムデータ線１５
の内容を拡張データ線１８に伝え、書き込みが
行なわれる。逆にライト信号が“０”であれば
３ステートバツフアＢ５９が拡張データ線１８
の内容をシステムデータ線に伝え、読み出し動
作が行なわれる。
一方、ANDゲートであるゲートＤ５３の出
力はアクセス通知信号１６として、ORゲート
Ｇ５６を経てアドレスレジスタＡ６２のクロツ
ク入力となる。この時、アドレスレジスタＡ６
２のデータ入力には、加算器６４の出力がマル
チプレクサ６１を経て与えられている。この
為、ROMテーブル部１２にアクセスが行なわ
れる度にアドレスレジスタＡ６２の内容が自動
的に更新される。
力はアクセス通知信号１６として、ORゲート
Ｇ５６を経てアドレスレジスタＡ６２のクロツ
ク入力となる。この時、アドレスレジスタＡ６
２のデータ入力には、加算器６４の出力がマル
チプレクサ６１を経て与えられている。この
為、ROMテーブル部１２にアクセスが行なわ
れる度にアドレスレジスタＡ６２の内容が自動
的に更新される。
次に第４図を参考にして本発明の他の実施例に
ついて述べる。該例では２組の制御部にはさまれ
たインタフエース用RAM３０の使用権は、ハン
ドシエーク線３１により受け渡しされたCPUA７
０からCPUB７１にＭワードのデータを転送する
例で動作を説明する。
ついて述べる。該例では２組の制御部にはさまれ
たインタフエース用RAM３０の使用権は、ハン
ドシエーク線３１により受け渡しされたCPUA７
０からCPUB７１にＭワードのデータを転送する
例で動作を説明する。
ハンドシエーク線３１によりCPUA７０がイ
ンタフエース用RAM３０の使用権を獲得す
る。
ンタフエース用RAM３０の使用権を獲得す
る。
アドレス制御部１０に、「書き込み先頭アド
レス」と「アドレス加算値」を設定する。
レス」と「アドレス加算値」を設定する。
データ制御部１１にＭ回の連続した書き込み
を行なう。
を行なう。
ハンドシエーク線３１により、CPU７１に
データの読み出し動作を行なうことを指示す
る。
データの読み出し動作を行なうことを指示す
る。
アドレス制御部１０に「読出し先頭アドレ
ス」と「アドレス加算値」を設定する。
ス」と「アドレス加算値」を設定する。
データ制御部１１にＭ回の連続した読み出し
を行なう。
を行なう。
ハンドシエーク線３１により、CPUA７０に
データ読み出し動作が完了したことを通知す
る。
データ読み出し動作が完了したことを通知す
る。
更に他の実施例としてはアドレス加算値が固
定（例えば“１”）である場合がある。この場
合は第３図のアドレスレジスタＡ６２をカウン
タに置き換え、マルチプレクサ６１、アドレス
レジスタＢ６３、加算器６４を省略する。そし
てCPUの動作面でも、アドレス加算値の設定
動作が不要になる。
定（例えば“１”）である場合がある。この場
合は第３図のアドレスレジスタＡ６２をカウン
タに置き換え、マルチプレクサ６１、アドレス
レジスタＢ６３、加算器６４を省略する。そし
てCPUの動作面でも、アドレス加算値の設定
動作が不要になる。
以上説明した様に、従来方式に較べて約３分の
１の手順で拡張アドレス変換が行なえるととも
に、CPU間での高速データ転送動作が実現でき
るという効果がある。
１の手順で拡張アドレス変換が行なえるととも
に、CPU間での高速データ転送動作が実現でき
るという効果がある。
第１図は本発明の一実施例を示す全体のブロツ
ク図である。第２図は本発明の一実施例を示す拡
張部５の詳細な動作を示すブロツク図である。第
３図は本発明の一実施例を示すアドレス制御部と
データ制御部の詳細を示すブロツク図である。第
４図は本発明の一実施例の一変形を示すブロツク
図である。 記号の説明、１……CPU部、２……ROM部、
３……RAM部、４……IO部、５……拡張部、６
……制御バス、７……アドレスバス、８……デー
タバス、１０……アドレス制御部、１１……デー
タ制御部、１２……ROMテーブル部（又は拡張
データメモリ）、１３……システム制御バスとの
接続線、１４……システムアドレスバス、１５…
…システムデータバスとの接続線、１６……拡張
部にアクセスが行なわれた事をアドレス制御部に
知らせる信号線、１７……拡張アドレス線、１８
……拡張データ線、１９……クロツク、２０……
ライト信号、２１……アドレスレコーダ出力線、
２２……アドレスレコーダ出力線、２３……アド
レスレコーダ出力線、５０……ゲートＡ、５１…
…ゲートＢ、５２……ゲートＣ、５３……ゲート
Ｄ（AND回路）、５４……ゲートＥ、５５……ゲ
ートＦ、５６……ORゲートＧ、５８……３ステ
ートバツフアＡ、５９……３ステートバツフア
Ｂ、６０……アドレスレコードＡ、６１……マル
チプレクサ、６２……FFA（アドレスレジスタ
Ａ）、６３……FFB（アドレスレジスタＢ）、６４
……加算器、６５……アドレスレコーダＢ。
ク図である。第２図は本発明の一実施例を示す拡
張部５の詳細な動作を示すブロツク図である。第
３図は本発明の一実施例を示すアドレス制御部と
データ制御部の詳細を示すブロツク図である。第
４図は本発明の一実施例の一変形を示すブロツク
図である。 記号の説明、１……CPU部、２……ROM部、
３……RAM部、４……IO部、５……拡張部、６
……制御バス、７……アドレスバス、８……デー
タバス、１０……アドレス制御部、１１……デー
タ制御部、１２……ROMテーブル部（又は拡張
データメモリ）、１３……システム制御バスとの
接続線、１４……システムアドレスバス、１５…
…システムデータバスとの接続線、１６……拡張
部にアクセスが行なわれた事をアドレス制御部に
知らせる信号線、１７……拡張アドレス線、１８
……拡張データ線、１９……クロツク、２０……
ライト信号、２１……アドレスレコーダ出力線、
２２……アドレスレコーダ出力線、２３……アド
レスレコーダ出力線、５０……ゲートＡ、５１…
…ゲートＢ、５２……ゲートＣ、５３……ゲート
Ｄ（AND回路）、５４……ゲートＥ、５５……ゲ
ートＦ、５６……ORゲートＧ、５８……３ステ
ートバツフアＡ、５９……３ステートバツフア
Ｂ、６０……アドレスレコードＡ、６１……マル
チプレクサ、６２……FFA（アドレスレジスタ
Ａ）、６３……FFB（アドレスレジスタＢ）、６４
……加算器、６５……アドレスレコーダＢ。
Claims (1)
- 【特許請求の範囲】 １ 制御バス１３、アドレスバス１４およびデー
タバス１５により、中央処理装置と接続された拡
張メモリ１２をアクセスするためのアドレス制御
方式であつて、 前記拡張メモリ側には、アドレスレジスタ６２
と、アドレス増分レジスタ６３と、両レジスタ６
２と６３の内容を加算する加算器６４と、 第一の特定アドレスに対して書き込み動作を指
示した時に、データバス上の書き込みデータを上
記アドレスレジスタ６２に設定する手段５０，６
０，６１，５１，５６と、 第二の特定アドレスに対して書き込み動作を指
示した時に、データバス上の書き込みデータを上
記アドレス増分レジスタ６３に設定する手段５
０，６０，５２と、 第三の特定アドレスに対して読み出しまたは書
き込みを指示した時に、上記アドレスレジスタ６
２に設定された内容に基づいて上記拡張メモリ１
２をアクセスするとともに、上記加算器６４の出
力を上記アドレスレジスタに設定する手段６５，
５４，５５，５８，５９，５３，５６とを設け、 上記第三の特定アドレスへのアクセスを繰り返
すことにより、上記拡張メモリ１２の連続領域へ
のアクセスを行うことを特徴とするアクセス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342681A JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342681A JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824954A JPS5824954A (ja) | 1983-02-15 |
| JPH0223892B2 true JPH0223892B2 (ja) | 1990-05-25 |
Family
ID=14860262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12342681A Granted JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824954A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130457A (en) * | 1981-02-04 | 1982-08-12 | Sanyo Electric Co Ltd | Mass assembling method of semiconductor device |
| JPS59197946A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | メモリ装置 |
| JPS59223880A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | 画像処理方法および装置 |
| JPS60142438A (ja) * | 1983-12-28 | 1985-07-27 | Daihatsu Diesel Kk | デ−タログ用外部記憶装置 |
| JPS6215642A (ja) * | 1985-07-13 | 1987-01-24 | Micro Eng:Kk | ２アクセス方式メモリ装置 |
| JPS6226549A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | メモリ回路 |
| JPS6242385A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | メモリの制御装置 |
| JPS62130438A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | メモリアクセス方式 |
| JPH0621997B2 (ja) * | 1989-06-26 | 1994-03-23 | ローム株式会社 | キー操作機器用ｒｏｍデータ読出装置 |
| CA2026768C (en) * | 1989-11-13 | 1996-07-23 | Russell S. Padgett | Extended addressing using sub-addressed segment registers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299027A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Address designating system |
| JPS5495126A (en) * | 1978-01-13 | 1979-07-27 | Hitachi Ltd | Display device |
| JPS6029134B2 (ja) * | 1978-01-13 | 1985-07-09 | 日本電気株式会社 | 記憶装置制御方式 |
| JPS5563453A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
-
1981
- 1981-08-06 JP JP12342681A patent/JPS5824954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5824954A (ja) | 1983-02-15 |
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