JPH0697658B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697658B2 JPH0697658B2 JP60046521A JP4652185A JPH0697658B2 JP H0697658 B2 JPH0697658 B2 JP H0697658B2 JP 60046521 A JP60046521 A JP 60046521A JP 4652185 A JP4652185 A JP 4652185A JP H0697658 B2 JPH0697658 B2 JP H0697658B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の製造方法に関し、詳しくはシリ
サイド膜下の高濃度のｎ型およびｐ型ドープ層を、実質
的に等しい接合深さとするのに好適な半導体装置の製造
方法に関する。
サイド膜下の高濃度のｎ型およびｐ型ドープ層を、実質
的に等しい接合深さとするのに好適な半導体装置の製造
方法に関する。
従来、シリサイド膜下に拡散層を形成する方法として
は、特開昭59-88868号に記載のように、高融点金属シリ
サイド膜を通して不純物拡散を行ないシリサイド膜下の
シリコン基板に拡散層を形成する方法や、特開昭59-997
74号に記載のように、高融点金属膜／シリコン基板界面
に不純物をイオン打込みした後、熱処理により高融点金
属シリサイド膜形成とシリコン基板への拡散層形成とを
同時に形成する方法などが提案されている。
は、特開昭59-88868号に記載のように、高融点金属シリ
サイド膜を通して不純物拡散を行ないシリサイド膜下の
シリコン基板に拡散層を形成する方法や、特開昭59-997
74号に記載のように、高融点金属膜／シリコン基板界面
に不純物をイオン打込みした後、熱処理により高融点金
属シリサイド膜形成とシリコン基板への拡散層形成とを
同時に形成する方法などが提案されている。
しかし、これらの方法では、シリサイド膜下のドープ層
を浅くすること、およびｎ型ドープ層とｐ型ドープ層の
接合深さを同じにすることに対しての配慮がなされてい
なかつた。これらの方法によれば、同一基板に同じ接合
深さのｎ型ドープ層とｐ型ドープ層を形成する場合、シ
リコン基板中の拡散係数が小さい不純物（例えばｎ型不
純物としてヒ素）を用いて所定の深さの第１のドープ層
を形成したのち、上記拡散係数の大きな不純物（例え
ば、ｐ型不純物としてホウ素）により第２のドープ層を
形成することにより行なう必要がある。
を浅くすること、およびｎ型ドープ層とｐ型ドープ層の
接合深さを同じにすることに対しての配慮がなされてい
なかつた。これらの方法によれば、同一基板に同じ接合
深さのｎ型ドープ層とｐ型ドープ層を形成する場合、シ
リコン基板中の拡散係数が小さい不純物（例えばｎ型不
純物としてヒ素）を用いて所定の深さの第１のドープ層
を形成したのち、上記拡散係数の大きな不純物（例え
ば、ｐ型不純物としてホウ素）により第２のドープ層を
形成することにより行なう必要がある。
従つて、第１のドープ層形成のための第１の不純物導入
工程と第１のドープ工程、さらに、第２のドープ層形成
のための第２の不純物導入工程と第２の拡散工程という
ように、２段階の不純物導入工程と拡散工程が必要とな
る。また、同じ接合深さを得るためには、第１および第
２の不純物導入工程の条件と、第１および第２の拡散工
程の条件との組み合せが多岐にわたり、条件設定が非常
に困難となる。
工程と第１のドープ工程、さらに、第２のドープ層形成
のための第２の不純物導入工程と第２の拡散工程という
ように、２段階の不純物導入工程と拡散工程が必要とな
る。また、同じ接合深さを得るためには、第１および第
２の不純物導入工程の条件と、第１および第２の拡散工
程の条件との組み合せが多岐にわたり、条件設定が非常
に困難となる。
また、約0.2μｍと浅い接合深さとするには、従来の電
気炉を用いた30分程度のアニールでは、上記ヒ素および
ホウ素による拡散層形成温度を高くできない。例えば、
30分程度のアニールでは、上記温度は1000℃以下に制限
される。また、上記ヒ素およびホウ素のシリコン中での
拡散係数の差から、同じ接合深さを得るための上記温度
は、50℃程度異なる。例えば、第１の拡散層を所定の温
度でヒ素拡散することにより形成したのち、第２の拡散
層を上記ヒ素拡散温度より約50℃低い温度でホウ素拡散
を行なうことにより、0.2μｍ程度の同じ接合深さの拡
散層を得ることができる。
気炉を用いた30分程度のアニールでは、上記ヒ素および
ホウ素による拡散層形成温度を高くできない。例えば、
30分程度のアニールでは、上記温度は1000℃以下に制限
される。また、上記ヒ素およびホウ素のシリコン中での
拡散係数の差から、同じ接合深さを得るための上記温度
は、50℃程度異なる。例えば、第１の拡散層を所定の温
度でヒ素拡散することにより形成したのち、第２の拡散
層を上記ヒ素拡散温度より約50℃低い温度でホウ素拡散
を行なうことにより、0.2μｍ程度の同じ接合深さの拡
散層を得ることができる。
電気的に活性な不純物濃度は、処理温度に強く依存し、
例えば、処理温度が高い程高濃度となり、処理温度が低
くなると低下してしまう。このようなことから、第２の
拡散温度が第１の拡散温度より低いため、比較的高温で
のヒ素拡散により形成された第１の拡散層の活性ヒ素濃
度は、第２の拡散工程時に低下してしまい、さらに、活
性ホウ素濃度も低く抑えられてしまう。
例えば、処理温度が高い程高濃度となり、処理温度が低
くなると低下してしまう。このようなことから、第２の
拡散温度が第１の拡散温度より低いため、比較的高温で
のヒ素拡散により形成された第１の拡散層の活性ヒ素濃
度は、第２の拡散工程時に低下してしまい、さらに、活
性ホウ素濃度も低く抑えられてしまう。
このように従来の方法によれば、0.2μｍ程度の浅い接
合を、高活性不純物濃度を形成することが困難であり、
その濃度は、第２の拡散層形成の処理温度で決まるそれ
ぞれの不純物の固溶度に制限を受けてしまう。その結
果、それぞれの拡散層の抵抗は、十分に低くできない。
合を、高活性不純物濃度を形成することが困難であり、
その濃度は、第２の拡散層形成の処理温度で決まるそれ
ぞれの不純物の固溶度に制限を受けてしまう。その結
果、それぞれの拡散層の抵抗は、十分に低くできない。
本発明の目的は、上記従来の方法が有する工程数の多さ
や条件設定の困難さ等の問題点を解決し、工程およびそ
の条件設定が容易で、かつ、上記シリサイド膜下に高濃
度（または低抵抗）の実質的に同じ接合深さを有する浅
いｎ型ドープ層とｐ型ドープ層を形成することのできる
半導体装置の製造方法を提供することにある。
や条件設定の困難さ等の問題点を解決し、工程およびそ
の条件設定が容易で、かつ、上記シリサイド膜下に高濃
度（または低抵抗）の実質的に同じ接合深さを有する浅
いｎ型ドープ層とｐ型ドープ層を形成することのできる
半導体装置の製造方法を提供することにある。
本発明は、上記目的が下記十分条件を満足することによ
つて達成できるという新規な知見にもとづいている。す
なわち、第１の条件は、第１図、（ａ）および（ｂ）に
示すように、シリサイド膜４中にのみイオン打込みによ
る不純物導入を行なうことである。その理由は、打込み
不純物6,8が上記シリサイド膜４下のシリコン基板１に
達した場合の、打込み不純物によるシリコン基板への欠
陥の生成、チヤネリング現象による打込み不純物分布の
深さの増大、および、制御性の低下を防止することにあ
る。即ち、シリコン基板中に直接イオン打込みされる
と、接合深さが十分浅い、良質の接合を形成する事は著
るしく困難になる。
つて達成できるという新規な知見にもとづいている。す
なわち、第１の条件は、第１図、（ａ）および（ｂ）に
示すように、シリサイド膜４中にのみイオン打込みによ
る不純物導入を行なうことである。その理由は、打込み
不純物6,8が上記シリサイド膜４下のシリコン基板１に
達した場合の、打込み不純物によるシリコン基板への欠
陥の生成、チヤネリング現象による打込み不純物分布の
深さの増大、および、制御性の低下を防止することにあ
る。即ち、シリコン基板中に直接イオン打込みされる
と、接合深さが十分浅い、良質の接合を形成する事は著
るしく困難になる。
第２の条件は、上記シリサイド膜中に固溶度以上の量の
不純物を導入することである。その理由は、以下のよう
になる。接触抵抗の低いシリサイド電極を形成するため
には、第２図に示したように、シリサイド膜直下の電気
的に活性な不純物濃度をできるだけ高くすることが望ま
しく、これを実現するには固溶度以上の量の不純物が必
要であるからである。すなわち、高濃度のｎ型またはｐ
型拡散層を形成するためには、熱処理時のシリコン基板
への不純物拡散をシリコン基板の固溶度で制限される状
態にする必要がある。つまり、シリサイド膜中の固溶度
以上の過剰の不純物が大量にシリコン基板側に拡散する
ように、シリサイド膜中への不純物導入量をシリサイド
中の不純物の固溶度以上にしなければならない。この不
純物導入量が上記要求を満足をしない場合、上記シリサ
イド膜直下の活性不純物濃度が、シリサイド膜とシリコ
ン基板との間での不純物の偏析係数により決定されるた
め、高い活性不純物濃度は期待できない。
不純物を導入することである。その理由は、以下のよう
になる。接触抵抗の低いシリサイド電極を形成するため
には、第２図に示したように、シリサイド膜直下の電気
的に活性な不純物濃度をできるだけ高くすることが望ま
しく、これを実現するには固溶度以上の量の不純物が必
要であるからである。すなわち、高濃度のｎ型またはｐ
型拡散層を形成するためには、熱処理時のシリコン基板
への不純物拡散をシリコン基板の固溶度で制限される状
態にする必要がある。つまり、シリサイド膜中の固溶度
以上の過剰の不純物が大量にシリコン基板側に拡散する
ように、シリサイド膜中への不純物導入量をシリサイド
中の不純物の固溶度以上にしなければならない。この不
純物導入量が上記要求を満足をしない場合、上記シリサ
イド膜直下の活性不純物濃度が、シリサイド膜とシリコ
ン基板との間での不純物の偏析係数により決定されるた
め、高い活性不純物濃度は期待できない。
さらに、第３の条件は、第１図（ｃ）に示すように、シ
リサイド膜４中への不純物導入後、シリサイド膜４表面
を不純物の拡散が遅い被膜９で覆うことである。その理
由は、不純物拡散が非常に速いシリサイド膜の表面か
ら、不純物6,8が蒸発することを防止し、前記第２の条
件の不純物導入量の制限が無効になることを回避するこ
とにある。例えば、第３図のように、上記被膜の無い場
合、上記被膜のある場合に比べて活性不純物濃度が極端
に低下するため、拡散処理は、シリサイド膜表面に上記
被膜を形成して行なう必要がある。
リサイド膜４中への不純物導入後、シリサイド膜４表面
を不純物の拡散が遅い被膜９で覆うことである。その理
由は、不純物拡散が非常に速いシリサイド膜の表面か
ら、不純物6,8が蒸発することを防止し、前記第２の条
件の不純物導入量の制限が無効になることを回避するこ
とにある。例えば、第３図のように、上記被膜の無い場
合、上記被膜のある場合に比べて活性不純物濃度が極端
に低下するため、拡散処理は、シリサイド膜表面に上記
被膜を形成して行なう必要がある。
最後に、第４の条件は、シリサイド膜からシリコン基板
への不純物拡散を、高温・短時間で行なうことである。
その理由は、拡散温度を1000〜1200℃の高温とし、ま
た、拡散時間を５〜60秒程度の短時間とすることで、第
１図（ｄ）に示したように、それぞれの拡散層10,11の
活性不純物濃度を１〜３×1020cm-3まで高濃度にでき、
また、それぞれの拡散層10,11の接合深さを0.2μｍ程度
以下の範囲で任意に選ぶことができるためである。すな
わち、活性不純物濃度を上記程度にすることにより、シ
リサイド電極の接触抵抗を低くすることができるため、
第２図に示したように、ソース・ドレイン領域の抵抗を
安定かつ低く保つことができる。また、第４図に示すよ
うに、約１μｍ程度のゲート長Ｌを有するMOSトランジ
スタにおいて、ゲートの加工が10％の精度で行なわれる
場合（ゲート長Ｌに対して、ゲートの加工ばらつきΔＬ
がΔＬ＝0.1 Lである場合）、ゲート長のばらつきに起
因するしきい値電圧変動を0.2V以下に抑えるためには、
接合深さを0.2μｍ程度以下にする必要があり、本発明
の上記条件によればこの要求が容易に達成できる。
への不純物拡散を、高温・短時間で行なうことである。
その理由は、拡散温度を1000〜1200℃の高温とし、ま
た、拡散時間を５〜60秒程度の短時間とすることで、第
１図（ｄ）に示したように、それぞれの拡散層10,11の
活性不純物濃度を１〜３×1020cm-3まで高濃度にでき、
また、それぞれの拡散層10,11の接合深さを0.2μｍ程度
以下の範囲で任意に選ぶことができるためである。すな
わち、活性不純物濃度を上記程度にすることにより、シ
リサイド電極の接触抵抗を低くすることができるため、
第２図に示したように、ソース・ドレイン領域の抵抗を
安定かつ低く保つことができる。また、第４図に示すよ
うに、約１μｍ程度のゲート長Ｌを有するMOSトランジ
スタにおいて、ゲートの加工が10％の精度で行なわれる
場合（ゲート長Ｌに対して、ゲートの加工ばらつきΔＬ
がΔＬ＝0.1 Lである場合）、ゲート長のばらつきに起
因するしきい値電圧変動を0.2V以下に抑えるためには、
接合深さを0.2μｍ程度以下にする必要があり、本発明
の上記条件によればこの要求が容易に達成できる。
また、ｎ型不純物としては、ヒ素の代わりに、リンを用
いることも可能である。
いることも可能である。
以下、本発明の一実施例として、CMOSの接合形成を、第
５図乃至第７図により説明する。
５図乃至第７図により説明する。
基板濃度が１×1015cm-3のｎ型シリコン基板12に、通常
のLOCOS法によりフイールド酸化膜13を形成し、濃度が
１×1015cm-3のｐウエル拡散層14を形成、さらに、ゲー
ト酸化膜15を20nm形成し、次に、ゲート電極材としてタ
ングステン膜を形成したのち通常のホトエツチング工程
によりゲート電極16を形成した（ａ）。
のLOCOS法によりフイールド酸化膜13を形成し、濃度が
１×1015cm-3のｐウエル拡散層14を形成、さらに、ゲー
ト酸化膜15を20nm形成し、次に、ゲート電極材としてタ
ングステン膜を形成したのち通常のホトエツチング工程
によりゲート電極16を形成した（ａ）。
次に、ゲート電極16をシリコン酸化膜17で覆い（ｂ）、
タングステンシリサイド膜18をシリコン基板表面上の
み、0.1nm選択的に形成した（ｃ）。
タングステンシリサイド膜18をシリコン基板表面上の
み、0.1nm選択的に形成した（ｃ）。
次に、通常のホトエツチング工程を用い、ｐウエル拡散
層14上の部分にのみ１μｍ厚のホトレジスト膜19を形成
し、このホトレジスト膜19をマスクとして、ｎ型基板上
のシリサイド膜18に、打込みエネルギー＝25keV、打込
み量＝１×1016/cm2という条件でホウ素20打込みを行な
つた（ｄ）。
層14上の部分にのみ１μｍ厚のホトレジスト膜19を形成
し、このホトレジスト膜19をマスクとして、ｎ型基板上
のシリサイド膜18に、打込みエネルギー＝25keV、打込
み量＝１×1016/cm2という条件でホウ素20打込みを行な
つた（ｄ）。
次に、ホトレジスト膜19を除去したのち、さらに、ｐウ
エル拡散層14上以外の部にのみ１μｍ厚のホトレジスト
膜21を形成し、打込みエネルギー＝140keV、打込み量＝
１×1016/cm2という条件でヒ素22打込みを行なつた
（ｅ）。
エル拡散層14上以外の部にのみ１μｍ厚のホトレジスト
膜21を形成し、打込みエネルギー＝140keV、打込み量＝
１×1016/cm2という条件でヒ素22打込みを行なつた
（ｅ）。
その後、ホトレジスト膜21を除去したのち、0.5μｍ厚
のPSG（リンガラス）膜23を形成し、熱処理温度＝1150
℃、熱処理時間＝20秒の熱処理により、シリサイド膜18
中に打込まれたホウ素およびヒ素を、シリコン基板に拡
散し、ｐ型拡散層24およびｎ型拡散層25を形成した
（ｆ）。このときの、ｐ型拡散層24およびｎ型拡散層25
のキヤリヤの深さ方向分布を第３図に示す。タングステ
ンシリサイド膜18下のそれぞれの拡散層は、表面濃度が
１×1020cm-3と高く、また、接合深さは約0.2μｍと殆
んど等しい。このときのｐ型およびｎ型拡散層の層抵抗
は、それぞれ80Ω／□および40Ω／□と低い。
のPSG（リンガラス）膜23を形成し、熱処理温度＝1150
℃、熱処理時間＝20秒の熱処理により、シリサイド膜18
中に打込まれたホウ素およびヒ素を、シリコン基板に拡
散し、ｐ型拡散層24およびｎ型拡散層25を形成した
（ｆ）。このときの、ｐ型拡散層24およびｎ型拡散層25
のキヤリヤの深さ方向分布を第３図に示す。タングステ
ンシリサイド膜18下のそれぞれの拡散層は、表面濃度が
１×1020cm-3と高く、また、接合深さは約0.2μｍと殆
んど等しい。このときのｐ型およびｎ型拡散層の層抵抗
は、それぞれ80Ω／□および40Ω／□と低い。
本実施例によれば、同じ接合深さの異なる導伝型の拡散
層を一回の拡散工程で作ることができる。それぞれの拡
散層の接合深さを同じにすることは、CMOSトランジスタ
の製造に対して、実効ゲート長を等しくできるという利
点がある。また、拡散条件により容易に任意の接合深さ
の拡散層を形成することができ、例えば、第４図に示す
ように、熱処理温度を決めることにより接合深さが容易
に決定できる。さらに、それぞれの拡散層の電気的に活
性不純物濃度が高いため、シリサイド膜と拡散層との間
の接触抵抗を小さくすることができる。その他、本実施
例で述べた熱処理条件は、PSG膜のデンシフアイを行な
うに十分な条件であり、上記被膜（PSG膜）をパツシベ
ーシヨン膜として使用することができる。
層を一回の拡散工程で作ることができる。それぞれの拡
散層の接合深さを同じにすることは、CMOSトランジスタ
の製造に対して、実効ゲート長を等しくできるという利
点がある。また、拡散条件により容易に任意の接合深さ
の拡散層を形成することができ、例えば、第４図に示す
ように、熱処理温度を決めることにより接合深さが容易
に決定できる。さらに、それぞれの拡散層の電気的に活
性不純物濃度が高いため、シリサイド膜と拡散層との間
の接触抵抗を小さくすることができる。その他、本実施
例で述べた熱処理条件は、PSG膜のデンシフアイを行な
うに十分な条件であり、上記被膜（PSG膜）をパツシベ
ーシヨン膜として使用することができる。
また、本実施例によれば、シリサイド膜下の拡散層の電
気的に活性な不純物濃度を１×1020cm-3以上にできるた
め、ソースおよびドレイン領域の抵抗が低く、かつ、上
記抵抗が上記不純物濃度のバラツキに依存しないで安定
な値となる。さらに、接合深さを20nm以内と浅く制御で
き（第４図参照）、かつ、ｎおよびｐ拡散層を同じ接合
深さにすることができるために、各素子の特性を非常に
バラツキの少ない安定なものにすることができる。
気的に活性な不純物濃度を１×1020cm-3以上にできるた
め、ソースおよびドレイン領域の抵抗が低く、かつ、上
記抵抗が上記不純物濃度のバラツキに依存しないで安定
な値となる。さらに、接合深さを20nm以内と浅く制御で
き（第４図参照）、かつ、ｎおよびｐ拡散層を同じ接合
深さにすることができるために、各素子の特性を非常に
バラツキの少ない安定なものにすることができる。
本発明によれば、異なる導伝型の拡散層を有する半導体
装置を製造する際、ｐ型およびｎ型のいずれの拡散層の
形成に対しても、１回の拡散工程で同じ接合深さの拡散
層が形成できるため、工程数が減り、また、拡散のため
の熱処理条件の設定も容易となる。さらに、本発明の熱
処理条件下では、拡散層の電気的に活性な不純物濃度を
従来に比べて２〜５倍程度まで高くすることができるの
で、それぞれのシリサイド膜拡散層の総抵抗を従来法に
比べて1/2から1/3程度まで低くすることができる。
装置を製造する際、ｐ型およびｎ型のいずれの拡散層の
形成に対しても、１回の拡散工程で同じ接合深さの拡散
層が形成できるため、工程数が減り、また、拡散のため
の熱処理条件の設定も容易となる。さらに、本発明の熱
処理条件下では、拡散層の電気的に活性な不純物濃度を
従来に比べて２〜５倍程度まで高くすることができるの
で、それぞれのシリサイド膜拡散層の総抵抗を従来法に
比べて1/2から1/3程度まで低くすることができる。
第１図は本発明の概要を示す工程図、第２図はWSi2シリ
サイド/Si基板界面の活性不純物濃度とソース・ドレイ
ン領域の総抵抗の関係を示した図、第３図は活性不純物
濃度の深さ方向分布図、第４図は接合深さとしきい値電
圧変動の関係を示した図、第５図は本発明を用いてCOMS
トランジスタを作製した工程図、第６図は電気的に活性
な不純物濃度の深さ方向分布図、第７図熱処理温度と拡
散層の接合深さとの関係図である。 1,12……ｎ型シリコン基板、2,14……ｐウエル拡散層、
3,13,15,17……シリコン酸化膜、4,18……タングステン
シリサイド膜、5,7,19,21……レジスト膜、6,20……ホ
ウ素イオン、8,22……ヒ素イオン、９……被膜、10,24
……ｐ型拡散層、11,25……ｎ型拡散層、16……ゲート
電極、23……PSG膜、26……ｐ型拡散層のキヤリア分
布、27……ｎ型拡散層のキヤリア分布。
サイド/Si基板界面の活性不純物濃度とソース・ドレイ
ン領域の総抵抗の関係を示した図、第３図は活性不純物
濃度の深さ方向分布図、第４図は接合深さとしきい値電
圧変動の関係を示した図、第５図は本発明を用いてCOMS
トランジスタを作製した工程図、第６図は電気的に活性
な不純物濃度の深さ方向分布図、第７図熱処理温度と拡
散層の接合深さとの関係図である。 1,12……ｎ型シリコン基板、2,14……ｐウエル拡散層、
3,13,15,17……シリコン酸化膜、4,18……タングステン
シリサイド膜、5,7,19,21……レジスト膜、6,20……ホ
ウ素イオン、8,22……ヒ素イオン、９……被膜、10,24
……ｐ型拡散層、11,25……ｎ型拡散層、16……ゲート
電極、23……PSG膜、26……ｐ型拡散層のキヤリア分
布、27……ｎ型拡散層のキヤリア分布。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/784 (72)発明者 鈴木 匡 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田村 誠男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−105367（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板表面のｐ形領域を形成すべき第
１の領域およびｎ形領域を形成すべき第２の領域上に金
属シリサイド膜を形成する工程と、上記第１の領域上に
形成されている金属シリサイド膜および上記第２の領域
上に形成されている金属シリサイド膜にそれぞれ固溶度
以上のホウ素およびヒ素若しくはリンをイオン打込みに
よってドープする工程と、上記金属シリサイド膜上に、
ホウ素、ヒ素およびリンの拡散係数が、上記金属のシリ
サイド膜よりも小さい膜を形成する工程と、温度1000〜
1200℃、時間５〜60秒の熱処理を行なって、上記金属シ
リサイド膜中のホウ素およびヒ素若しくはリンをそれぞ
れ上記第１の領域および第２の領域に拡散させて、接合
深さが互いに実質的に等しいｐ形領域およびｎ形領域を
形成する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】上記ｐ形領域およびｎ形領域の接合深さは
0.2μｍ以下であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046521A JPH0697658B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046521A JPH0697658B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206219A JPS61206219A (ja) | 1986-09-12 |
| JPH0697658B2 true JPH0697658B2 (ja) | 1994-11-30 |
Family
ID=12749575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046521A Expired - Lifetime JPH0697658B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697658B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630663B2 (ja) * | 1990-03-09 | 1997-07-16 | セイコー電子工業株式会社 | 電気光学装置 |
-
1985
- 1985-03-11 JP JP60046521A patent/JPH0697658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206219A (ja) | 1986-09-12 |
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