JPH07105397B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07105397B2 JPH07105397B2 JP62037116A JP3711687A JPH07105397B2 JP H07105397 B2 JPH07105397 B2 JP H07105397B2 JP 62037116 A JP62037116 A JP 62037116A JP 3711687 A JP3711687 A JP 3711687A JP H07105397 B2 JPH07105397 B2 JP H07105397B2
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- low
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 高耐圧素子と低耐圧素子が混在する半導体集積回路装置
では、高耐圧素子に合せた基板（比抵抗等）に両者の素
子を形成するため低圧素子性能が犠牲になる。そこで低
圧部の基板濃度をインプラ等により高濃度にし、両者を
同時に形成する。
では、高耐圧素子に合せた基板（比抵抗等）に両者の素
子を形成するため低圧素子性能が犠牲になる。そこで低
圧部の基板濃度をインプラ等により高濃度にし、両者を
同時に形成する。
従来においては、同一の半導体基板上に高耐圧素子と耐
圧の低い素子とを形成する場合、基板の不純物濃度や比
抵抗などは高耐圧素子に合せて選定されるため、耐圧の
低い素子のオン抵抗が高くなるなどして、電気的特性が
犠牲になる場合が多い。
圧の低い素子とを形成する場合、基板の不純物濃度や比
抵抗などは高耐圧素子に合せて選定されるため、耐圧の
低い素子のオン抵抗が高くなるなどして、電気的特性が
犠牲になる場合が多い。
このため、たとえば特公昭61-26232号公報に示されるよ
うに、高耐圧素子と低耐圧素子とを別々のプロセスで形
成し、さらに構造、寸法等の工夫により低耐圧素子の性
能をカバーすることが提案されている。
うに、高耐圧素子と低耐圧素子とを別々のプロセスで形
成し、さらに構造、寸法等の工夫により低耐圧素子の性
能をカバーすることが提案されている。
たとえば、高耐圧のnpnトランジスタと、低耐圧で電流
増幅率が大きく、かつコレクタ抵抗の小さなnpnトラン
ジスタとを共通の基板に形成する場合は、第４図に示す
ように、高耐圧素子Ｉの接合は深く、一方、低耐圧で、
電流増幅率の大きいnpnトランジスタIIの接合は浅くす
ることでそれぞれの性能を満している。
増幅率が大きく、かつコレクタ抵抗の小さなnpnトラン
ジスタとを共通の基板に形成する場合は、第４図に示す
ように、高耐圧素子Ｉの接合は深く、一方、低耐圧で、
電流増幅率の大きいnpnトランジスタIIの接合は浅くす
ることでそれぞれの性能を満している。
従来は、前述のように、同一基板上に高圧素子と低圧素
子とを形成する場合、それぞれの要求性能を満すため
に、高耐圧素子に適した基板を用いて前記高耐圧素子と
低耐圧素子とを別々のプロセスで形成している。
子とを形成する場合、それぞれの要求性能を満すため
に、高耐圧素子に適した基板を用いて前記高耐圧素子と
低耐圧素子とを別々のプロセスで形成している。
しかし、基板抵抗を高耐圧素子に合せてあるため、低耐
圧素子用npnトランジスタの性能をより向上させるのは
むずかしい。特に、低耐圧素子に大電流を流す場合、基
板の抵抗が大きいためにオン抵抗またはコレクタ抵抗が
大きいと云う問題が起る。
圧素子用npnトランジスタの性能をより向上させるのは
むずかしい。特に、低耐圧素子に大電流を流す場合、基
板の抵抗が大きいためにオン抵抗またはコレクタ抵抗が
大きいと云う問題が起る。
また、高耐圧接合と低耐圧接合を別々のプロセスで形成
するため製造工程が長くなり、製造能率が低下するなど
の欠点がある。
するため製造工程が長くなり、製造能率が低下するなど
の欠点がある。
本発明は、上記の欠点を除去するために、共通基板の低
耐圧素子形成領域にイオン打込みや選択拡散等を施こす
ことにより、高耐圧素子形成領域より基板の不純物濃度
を高くし、両者の接合を同時に形成し、低耐圧素子の性
能を向上させると共に、製造プロセスを簡略化するもの
である。
耐圧素子形成領域にイオン打込みや選択拡散等を施こす
ことにより、高耐圧素子形成領域より基板の不純物濃度
を高くし、両者の接合を同時に形成し、低耐圧素子の性
能を向上させると共に、製造プロセスを簡略化するもの
である。
低耐圧素子形成領域の不純物濃度を高耐圧素子形成領域
のそれよりも高くしておくことにより、その後同じ拡散
工程によって各領域にPN接合を形成しても、低耐圧素子
形成領域の接合深さを高耐圧素子形成領域のそれよりも
浅くすることができるので、低耐圧素子の電流増幅度を
大として性能向上をはかることができる。
のそれよりも高くしておくことにより、その後同じ拡散
工程によって各領域にPN接合を形成しても、低耐圧素子
形成領域の接合深さを高耐圧素子形成領域のそれよりも
浅くすることができるので、低耐圧素子の電流増幅度を
大として性能向上をはかることができる。
以下、本発明の一実施例を第１〜３図により説明する。
第１図（ａ）に示すように、Ｎ形シリコンを主体とした
誘電体絶縁分離基板１の低耐圧素子が形成される領域10
に、Ｎ形の不純物２をイオン打込等の方法により導入
し、熱拡散法によりＮ形層３を形成する〔第１図
（ｂ）〕。この時、Ｎ形層３の深さは、あとから作るＰ
ベース層５より深いことが重要である〔第１図
（ｃ）〕。
誘電体絶縁分離基板１の低耐圧素子が形成される領域10
に、Ｎ形の不純物２をイオン打込等の方法により導入
し、熱拡散法によりＮ形層３を形成する〔第１図
（ｂ）〕。この時、Ｎ形層３の深さは、あとから作るＰ
ベース層５より深いことが重要である〔第１図
（ｃ）〕。
その後、通常の拡散技術を用いて、高耐圧素子部20のＰ
ベース層４、および低耐圧素子部10のＰベース層５を同
時に拡散する。このとき、第１図（ｃ）に示したよう
に、高耐圧素子部20と低耐圧素子部10の不純物濃度の違
いにより、高耐圧素子部20の接合は深く、低耐圧素子部
10の接合はこれよりも浅く形成される。
ベース層４、および低耐圧素子部10のＰベース層５を同
時に拡散する。このとき、第１図（ｃ）に示したよう
に、高耐圧素子部20と低耐圧素子部10の不純物濃度の違
いにより、高耐圧素子部20の接合は深く、低耐圧素子部
10の接合はこれよりも浅く形成される。
さらに、Ｎエミッタ層6,7、コレクタコンタクト部とし
てのＮ+層8,8′を同一拡散プロセスにより形成する〔第
１図（ｃ）〕。最後に、電気引出し用の配線E,B,C,e,b,
cを形成すれば、同一基板上に、高耐圧および低耐圧の
二種類のトランジスタが形成できる〔第１図（ｄ）〕。
てのＮ+層8,8′を同一拡散プロセスにより形成する〔第
１図（ｃ）〕。最後に、電気引出し用の配線E,B,C,e,b,
cを形成すれば、同一基板上に、高耐圧および低耐圧の
二種類のトランジスタが形成できる〔第１図（ｄ）〕。
第１図（ａ）のプロセスにおけるＮ形不純物２の打込量
を変えて、本発明者が実験した結果、第2,3図の結果が
得られた。
を変えて、本発明者が実験した結果、第2,3図の結果が
得られた。
第２図は、第１図のイオン打込みによって形成されたＮ
形層３の不純物濃度をパラメータとした、トランジスタ
のＩc（横軸）−ｈFE（縦軸）曲線を示す。
形層３の不純物濃度をパラメータとした、トランジスタ
のＩc（横軸）−ｈFE（縦軸）曲線を示す。
図中の11は高耐圧素子（不純物濃度 ２×1014cm-3）
の、また12〜14は不純物濃度を７×1016,2×1017,5×10
17cm-3に変えたときの低耐圧素子のＩc‐ｈFE曲線を示
す。また、図中のＡ〜Ｄ点はｈFEの変曲点を示し、この
点を仮りに最大コレクタ電流Ｉcmaxと定義する。
の、また12〜14は不純物濃度を７×1016,2×1017,5×10
17cm-3に変えたときの低耐圧素子のＩc‐ｈFE曲線を示
す。また、図中のＡ〜Ｄ点はｈFEの変曲点を示し、この
点を仮りに最大コレクタ電流Ｉcmaxと定義する。
第３図の鎖線および実線はそれぞれ、基板の不純物濃度
（横軸）と第２図で定義したＩcmaxおよび素子（接合）
耐圧の関係を示す。
（横軸）と第２図で定義したＩcmaxおよび素子（接合）
耐圧の関係を示す。
この図から分るように、基板、すなわち第１図のＮ形層
３の不純物濃度が大となるのにつれて、素子接合の耐圧
は次第に低下するが、一方、そこに形成されたトランジ
スタの最大コレクタ電流Ｉcmaxは急速に増加する。
３の不純物濃度が大となるのにつれて、素子接合の耐圧
は次第に低下するが、一方、そこに形成されたトランジ
スタの最大コレクタ電流Ｉcmaxは急速に増加する。
以上の結果より、本発明によれば、Ｎ形層３の不純物濃
度を適当に設定することにより、同一拡散プロセスによ
り性能の異なった、高耐圧および低耐圧用のトランジス
タが形成できることがわかる。
度を適当に設定することにより、同一拡散プロセスによ
り性能の異なった、高耐圧および低耐圧用のトランジス
タが形成できることがわかる。
なお、以上では、Ｎ形層３の不純物濃度増加をイオン打
込みによって実現する例について述べたが、選択拡散に
よって実現することもできることは、容易に理解される
であろう。
込みによって実現する例について述べたが、選択拡散に
よって実現することもできることは、容易に理解される
であろう。
本発明によれば、高耐圧素子と高性能の低耐圧トランジ
スタとを、同一基板上に同一のプロセスで容易に形成す
ることが可能であり、集積回路装置（低耐圧素子）の性
能向上と製造プロセスの簡単化とが期待できる。
スタとを、同一基板上に同一のプロセスで容易に形成す
ることが可能であり、集積回路装置（低耐圧素子）の性
能向上と製造プロセスの簡単化とが期待できる。
第１図は、本発明の製造方法を示す断面図、第２図およ
び第３図は本発明により製作した低耐圧トランジスタの
性能を示すグラフであり、また第４図は従来の半導体集
積回路装置の断面構造を示す図である。 １……誘電体絶縁基板、２……Ｎ形不純物、３……高不
純物濃度Ｎ形層、４……高圧部Ｐベース層、５……低圧
部Ｐベース層、６……高圧部Ｎエミッタ層、７……低圧
部Ｎエミッタ層、8,8′……コレクタコンタクト層
び第３図は本発明により製作した低耐圧トランジスタの
性能を示すグラフであり、また第４図は従来の半導体集
積回路装置の断面構造を示す図である。 １……誘電体絶縁基板、２……Ｎ形不純物、３……高不
純物濃度Ｎ形層、４……高圧部Ｐベース層、５……低圧
部Ｐベース層、６……高圧部Ｎエミッタ層、７……低圧
部Ｎエミッタ層、8,8′……コレクタコンタクト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 大久保 栄俊 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (56)参考文献 特開 昭57−72345（ＪＰ，Ａ) 特開 昭62−14468（ＪＰ，Ａ) 特開 昭60−58655（ＪＰ，Ａ) 特開 昭59−10258（ＪＰ，Ａ)
Claims (1)
- 【請求項１】同一の半導体基板上に高耐圧素子と低耐圧
素子とが隣接して形成された半導体装置の製造方法であ
って、 第１導電型の半導体基板の表面に、誘電体膜によって相
互に、かつ前記半導体基板と絶縁された半導体島を形成
する工程と、 前記誘電体分離された半導体島のうち、低耐圧素子の形
成される半導体島の露出表面から第１導電型の不純物を
選択的に導入する工程と、 その後、前記高耐圧素子形成領域および低耐圧素子形成
領域に同一の不純物導入工程を施す工程とからなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037116A JPH07105397B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037116A JPH07105397B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204761A JPS63204761A (ja) | 1988-08-24 |
| JPH07105397B2 true JPH07105397B2 (ja) | 1995-11-13 |
Family
ID=12488627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037116A Expired - Lifetime JPH07105397B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105397B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910258A (ja) * | 1982-07-09 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
| JPS6058655A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6214468A (ja) * | 1985-07-12 | 1987-01-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1987
- 1987-02-20 JP JP62037116A patent/JPH07105397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204761A (ja) | 1988-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |