JPH07130882A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07130882A JPH07130882A JP5272432A JP27243293A JPH07130882A JP H07130882 A JPH07130882 A JP H07130882A JP 5272432 A JP5272432 A JP 5272432A JP 27243293 A JP27243293 A JP 27243293A JP H07130882 A JPH07130882 A JP H07130882A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【構成】 (i)半導体基板１上に酸化膜２及び酸化阻止
膜３を堆積後、フィールド酸化膜形成領域となる領域４
上の酸化阻止膜３を取り除いた後、酸化阻止膜３をマス
クとして基板１にイオン注入、熱処理を行って、フィー
ルド酸化膜形成領域４下に埋め込みビットライン６を形
成し、(ii)ＬＯＣＯＳ法によりフィールド酸化膜８を形
成した後、基板１上にゲート電極10を形成し、(iii) ゲ
ート電極10をマスクとして、基板１上にイオン注入、熱
処理を行って、埋め込みビットライン６と接続するソー
ス／ドレイン領域11を形成する半導体装置の製造方法。 【効果】 平面視、埋め込みビットライン６とゲート電
極10とが、オーバーラップするように配設されたとして
も、実際には、埋め込みビットライン６は、ゲート電極
10下のチャネル領域とはオフセットを有した状態に配設
でき、埋め込みビットライン６とソース／ドレイン領域
11とを接合させることができる。
膜３を堆積後、フィールド酸化膜形成領域となる領域４
上の酸化阻止膜３を取り除いた後、酸化阻止膜３をマス
クとして基板１にイオン注入、熱処理を行って、フィー
ルド酸化膜形成領域４下に埋め込みビットライン６を形
成し、(ii)ＬＯＣＯＳ法によりフィールド酸化膜８を形
成した後、基板１上にゲート電極10を形成し、(iii) ゲ
ート電極10をマスクとして、基板１上にイオン注入、熱
処理を行って、埋め込みビットライン６と接続するソー
ス／ドレイン領域11を形成する半導体装置の製造方法。 【効果】 平面視、埋め込みビットライン６とゲート電
極10とが、オーバーラップするように配設されたとして
も、実際には、埋め込みビットライン６は、ゲート電極
10下のチャネル領域とはオフセットを有した状態に配設
でき、埋め込みビットライン６とソース／ドレイン領域
11とを接合させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には、多数のメモリセルトランジスタの
ソース／ドレイン拡散層をビットラインに接続する半導
体装置の製造方法に関する。
関し、より詳細には、多数のメモリセルトランジスタの
ソース／ドレイン拡散層をビットラインに接続する半導
体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来よ
り、半導体装置の多数のメモリセルトランジスタを接続
するビットラインを、半導体基板に形成した拡散層によ
り形成する方法が用いられている。以下に、図面に基づ
いて説明する。図４（ａ）及び（ｂ）に示したように、
半導体基板２１に、所望の形状に活性領域２２が形成さ
れており、この活性領域２２に対して垂直に交わるよう
にゲート電極２３が配設されている。また、ゲート電極
２３と平行に、ビットライン２４が拡散層により形成さ
れて、活性領域２２上に形成される各トランジスタを接
続している。
り、半導体装置の多数のメモリセルトランジスタを接続
するビットラインを、半導体基板に形成した拡散層によ
り形成する方法が用いられている。以下に、図面に基づ
いて説明する。図４（ａ）及び（ｂ）に示したように、
半導体基板２１に、所望の形状に活性領域２２が形成さ
れており、この活性領域２２に対して垂直に交わるよう
にゲート電極２３が配設されている。また、ゲート電極
２３と平行に、ビットライン２４が拡散層により形成さ
れて、活性領域２２上に形成される各トランジスタを接
続している。
【０００３】このように構成されるメモリセルにおいて
は、半導体基板２１上に素子分離領域２５を形成して、
活性領域２２及びビットライン形成領域を規定したの
ち、ゲート電極２３を形成し、このゲート電極２３をマ
スクとして、イオン注入により、ソース／ドレイン領域
と同時にビットライン２４を形成する。しかし、この
際、ビットライン形成領域へのゲート電極２３のミスア
ライメントにより、ゲート電極２３がビットライン形成
領域にオーバラップすることがある。オーバーラップし
た場合には、ゲート電極２３下のチャネル領域とビット
ライン２４とが接触することとなったり、ゲート電極２
３とビットライン形成領域が完全に重なりあった場合に
は、ゲート電極２３がビットライン２４形成のためのイ
オン注入のマスクとなり、ビットライン形成領域にイオ
ン注入ができなくなる。オーバーラップを回避するため
には、アライメント余裕Ｙが必要となるが、アライメン
ト余裕Ｙの確保は、セル面積の増大を招き、セル面積を
縮小化することができなくなるという課題があった。
は、半導体基板２１上に素子分離領域２５を形成して、
活性領域２２及びビットライン形成領域を規定したの
ち、ゲート電極２３を形成し、このゲート電極２３をマ
スクとして、イオン注入により、ソース／ドレイン領域
と同時にビットライン２４を形成する。しかし、この
際、ビットライン形成領域へのゲート電極２３のミスア
ライメントにより、ゲート電極２３がビットライン形成
領域にオーバラップすることがある。オーバーラップし
た場合には、ゲート電極２３下のチャネル領域とビット
ライン２４とが接触することとなったり、ゲート電極２
３とビットライン形成領域が完全に重なりあった場合に
は、ゲート電極２３がビットライン２４形成のためのイ
オン注入のマスクとなり、ビットライン形成領域にイオ
ン注入ができなくなる。オーバーラップを回避するため
には、アライメント余裕Ｙが必要となるが、アライメン
ト余裕Ｙの確保は、セル面積の増大を招き、セル面積を
縮小化することができなくなるという課題があった。
【０００４】本発明は上記課題に鑑みなされたものであ
り、メモリセルの各トランジスタとビットラインとの接
続を確保しながら、アライメント余裕を最小限に止める
ことによりセル面積の縮小化を図ることができる半導体
装置の製造方法を提供するものである。
り、メモリセルの各トランジスタとビットラインとの接
続を確保しながら、アライメント余裕を最小限に止める
ことによりセル面積の縮小化を図ることができる半導体
装置の製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法によれば、（ｉ）第１導電型半導体基板上に酸化
膜及び酸化阻止膜を堆積後、フィールド酸化膜形成領域
となる領域上の前記酸化阻止膜を取り除いた後、該酸化
阻止膜をマスクとして前記半導体基板に第２導電型イオ
ンを注入し、熱処理を行って、前記フィールド酸化膜形
成領域となる領域下に埋め込みビットラインを形成し、
(ii)ＬＯＣＯＳ法によりフィールド酸化膜領域上にフィ
ールド酸化膜を形成した後、前記半導体基板上にゲート
電極を形成し、(iii) 前記ゲート電極をマスクとして、
前記半導体基板上に第２導電型イオンを注入し、熱処理
を行って、前記埋め込みビットラインと接続するソース
／ドレイン領域を形成する半導体装置の製造方法が提供
される。
造方法によれば、（ｉ）第１導電型半導体基板上に酸化
膜及び酸化阻止膜を堆積後、フィールド酸化膜形成領域
となる領域上の前記酸化阻止膜を取り除いた後、該酸化
阻止膜をマスクとして前記半導体基板に第２導電型イオ
ンを注入し、熱処理を行って、前記フィールド酸化膜形
成領域となる領域下に埋め込みビットラインを形成し、
(ii)ＬＯＣＯＳ法によりフィールド酸化膜領域上にフィ
ールド酸化膜を形成した後、前記半導体基板上にゲート
電極を形成し、(iii) 前記ゲート電極をマスクとして、
前記半導体基板上に第２導電型イオンを注入し、熱処理
を行って、前記埋め込みビットラインと接続するソース
／ドレイン領域を形成する半導体装置の製造方法が提供
される。
【０００６】本発明において用いられる半導体基板とし
ては、通常メモリ等の基板として用いられるものであれ
ば特に限定されるものではないが、シリコン基板が好ま
しい。また、基板としてＰ型又はＮ型のいづれを用いて
も、実質的には同様の効果が得られる。なお、基板とし
てＰ型を用いる場合には、ソース／ドレイン領域及び埋
め込みビットラインはＮ型を用い、基板としてＮ型を用
いる場合には、ソース／ドレイン領域及び埋め込みビッ
トラインはＰ型を用いる。
ては、通常メモリ等の基板として用いられるものであれ
ば特に限定されるものではないが、シリコン基板が好ま
しい。また、基板としてＰ型又はＮ型のいづれを用いて
も、実質的には同様の効果が得られる。なお、基板とし
てＰ型を用いる場合には、ソース／ドレイン領域及び埋
め込みビットラインはＮ型を用い、基板としてＮ型を用
いる場合には、ソース／ドレイン領域及び埋め込みビッ
トラインはＰ型を用いる。
【０００７】半導体基板上に形成する酸化膜及び酸化阻
止膜は公知の方法により形成することができる。この
際、酸化膜としてはＳｉＯ2 膜等、酸化阻止膜としては
ＳｉＮ膜等を用いることが好ましい。そして、フィール
ド酸化膜を形成する領域の酸化阻止膜を、公知の方法、
例えばエッチング法により除去する。そして、埋め込み
ビットラインを形成するために、酸化阻止膜をマスクと
して半導体基板と異なった導電型のイオンを注入する。
この際、１×１０14〜１×１０16ｉｏｎｓ／ｃｍ 2 程度
になるように注入することが好ましい。また、この際、
フィールド反転を防止するためのイオン注入を同時に行
ってもよい。その後、熱処理を、例えば、８００〜１０
００℃で施すことによりフィールド酸化膜が形成される
領域下に埋め込みビットラインを形成する。なお、この
際のマスクとして用いる酸化阻止膜には、サイドウォー
ルスペーサを、ＳｉＯ2 等により形成してもよい。この
ようにサイドウォールスペーサを形成して、マスクとし
て用いた場合には、微細化に伴って、後工程で形成され
るフィールド酸化膜のバーズビーク幅が小さくなって
も、埋め込みビットラインとチャネル領域との間にオフ
セットを確保することができる。
止膜は公知の方法により形成することができる。この
際、酸化膜としてはＳｉＯ2 膜等、酸化阻止膜としては
ＳｉＮ膜等を用いることが好ましい。そして、フィール
ド酸化膜を形成する領域の酸化阻止膜を、公知の方法、
例えばエッチング法により除去する。そして、埋め込み
ビットラインを形成するために、酸化阻止膜をマスクと
して半導体基板と異なった導電型のイオンを注入する。
この際、１×１０14〜１×１０16ｉｏｎｓ／ｃｍ 2 程度
になるように注入することが好ましい。また、この際、
フィールド反転を防止するためのイオン注入を同時に行
ってもよい。その後、熱処理を、例えば、８００〜１０
００℃で施すことによりフィールド酸化膜が形成される
領域下に埋め込みビットラインを形成する。なお、この
際のマスクとして用いる酸化阻止膜には、サイドウォー
ルスペーサを、ＳｉＯ2 等により形成してもよい。この
ようにサイドウォールスペーサを形成して、マスクとし
て用いた場合には、微細化に伴って、後工程で形成され
るフィールド酸化膜のバーズビーク幅が小さくなって
も、埋め込みビットラインとチャネル領域との間にオフ
セットを確保することができる。
【０００８】そして、酸化膜及び酸化阻止膜を用いて、
ＬＯＣＯＳ法によりフィールド酸化膜を形成する。その
際の熱酸化等は、通常の条件により行うことができる
が、フィールド酸化膜の膜厚は１０００Å程度以上に形
成することが好ましい。次いで、フィールド酸化膜を形
成することにより、活性領域を確保した半導体基板上
に、ゲート電極を形成する。ゲート電極の材料として
は、通常トランジスタのゲート電極として用いられるも
のであれば特に限定されるものではなく、ポリシリコ
ン、シリサイド、ポリサイド等を用いることができる。
ポリシリコンを用いる場合には、公知の方法、例えば、
ＣＶＤ法等により形成することができる。この際のポリ
シリコンの膜厚は１０００〜５０００Å程度が好まし
い。なお、ポリシリコンを形成する前に、１００〜５０
０Å厚程度のゲート酸化膜を形成する。ポリシリコンは
公知の方法によりパターニングして、所望の形状のゲー
ト電極を形成する。
ＬＯＣＯＳ法によりフィールド酸化膜を形成する。その
際の熱酸化等は、通常の条件により行うことができる
が、フィールド酸化膜の膜厚は１０００Å程度以上に形
成することが好ましい。次いで、フィールド酸化膜を形
成することにより、活性領域を確保した半導体基板上
に、ゲート電極を形成する。ゲート電極の材料として
は、通常トランジスタのゲート電極として用いられるも
のであれば特に限定されるものではなく、ポリシリコ
ン、シリサイド、ポリサイド等を用いることができる。
ポリシリコンを用いる場合には、公知の方法、例えば、
ＣＶＤ法等により形成することができる。この際のポリ
シリコンの膜厚は１０００〜５０００Å程度が好まし
い。なお、ポリシリコンを形成する前に、１００〜５０
０Å厚程度のゲート酸化膜を形成する。ポリシリコンは
公知の方法によりパターニングして、所望の形状のゲー
ト電極を形成する。
【０００９】そして、ゲート電極をマスクとして、ソー
ス／ドレイン領域を形成する。この際のイオン注入は、
用いる半導体基板の導電型とは異なるものであり、Ｐ型
の基板を用いた場合にはＡｓあるいはＡｓ及びＰの両方
を注入することが好ましい。また、Ｎ型の基板を用いた
場合にはボロンを注入する。この際のイオン注入量は、
１×１０14〜１×１０16ｉｏｎｓ／ｃｍ2 が好ましい。
その後、例えば、窒素等の雰囲気下、８００〜１０００
℃で熱処理を施すことによりソース／ドレイン領域を形
成する。
ス／ドレイン領域を形成する。この際のイオン注入は、
用いる半導体基板の導電型とは異なるものであり、Ｐ型
の基板を用いた場合にはＡｓあるいはＡｓ及びＰの両方
を注入することが好ましい。また、Ｎ型の基板を用いた
場合にはボロンを注入する。この際のイオン注入量は、
１×１０14〜１×１０16ｉｏｎｓ／ｃｍ2 が好ましい。
その後、例えば、窒素等の雰囲気下、８００〜１０００
℃で熱処理を施すことによりソース／ドレイン領域を形
成する。
【００１０】上記のように、本発明においては、埋め込
み拡散層が形成されており、メモリセルの各トランジス
タのソース／ドレイン領域とは接続されている。また、
そのトランジスタのチャネル領域とは、十分にオフセッ
トが確保されているものである。
み拡散層が形成されており、メモリセルの各トランジス
タのソース／ドレイン領域とは接続されている。また、
そのトランジスタのチャネル領域とは、十分にオフセッ
トが確保されているものである。
【００１１】
【作用】本発明の半導体装置の製造方法は、（ｉ）第１
導電型半導体基板上に酸化膜及び酸化阻止膜を堆積後、
フィールド酸化膜形成領域となる領域上の前記酸化阻止
膜を取り除いた後、該酸化阻止膜をマスクとして前記半
導体基板に第２導電型イオンを注入し、熱処理を行っ
て、前記フィールド酸化膜形成領域となる領域下に埋め
込みビットラインを形成し、(ii)ＬＯＣＯＳ法によりフ
ィールド酸化膜領域上にフィールド酸化膜を形成した
後、前記半導体基板上にゲート電極を形成し、(iii) 前
記ゲート電極をマスクとして、前記半導体基板上に第２
導電型イオンを注入し、熱処理を行って、前記埋め込み
ビットラインと接続するソース／ドレイン領域を形成す
るので、平面的にみて、埋め込みビットラインとゲート
電極とが、重なりあうように配設されたとしても、実際
には、ゲート電極下のチャネル領域と埋め込みビットラ
インとは常にオフセットを有した状態に配設されること
となる。
導電型半導体基板上に酸化膜及び酸化阻止膜を堆積後、
フィールド酸化膜形成領域となる領域上の前記酸化阻止
膜を取り除いた後、該酸化阻止膜をマスクとして前記半
導体基板に第２導電型イオンを注入し、熱処理を行っ
て、前記フィールド酸化膜形成領域となる領域下に埋め
込みビットラインを形成し、(ii)ＬＯＣＯＳ法によりフ
ィールド酸化膜領域上にフィールド酸化膜を形成した
後、前記半導体基板上にゲート電極を形成し、(iii) 前
記ゲート電極をマスクとして、前記半導体基板上に第２
導電型イオンを注入し、熱処理を行って、前記埋め込み
ビットラインと接続するソース／ドレイン領域を形成す
るので、平面的にみて、埋め込みビットラインとゲート
電極とが、重なりあうように配設されたとしても、実際
には、ゲート電極下のチャネル領域と埋め込みビットラ
インとは常にオフセットを有した状態に配設されること
となる。
【００１２】また、フィールド酸化膜形成領域となる領
域上の酸化阻止膜を取り除いた後、該酸化阻止膜の側壁
に、絶縁膜によるサイドウォールスペーサを形成する場
合には、さらなる素子の微細化に伴って縮小するバーズ
ビークによるオフセット幅の減少が防止される。さら
に、ソース／ドレイン領域形成のための第２導電型イオ
ンの注入を、リン及びヒ素のダブル注入で行った場合に
は、バーズビークによるオフセット幅をより大きくとる
ことができ、かつ埋め込みビットラインとソース／ドレ
イン領域を接続できるため、プロセス条件が容易とな
る。
域上の酸化阻止膜を取り除いた後、該酸化阻止膜の側壁
に、絶縁膜によるサイドウォールスペーサを形成する場
合には、さらなる素子の微細化に伴って縮小するバーズ
ビークによるオフセット幅の減少が防止される。さら
に、ソース／ドレイン領域形成のための第２導電型イオ
ンの注入を、リン及びヒ素のダブル注入で行った場合に
は、バーズビークによるオフセット幅をより大きくとる
ことができ、かつ埋め込みビットラインとソース／ドレ
イン領域を接続できるため、プロセス条件が容易とな
る。
【００１３】
【実施例】本発明に係る半導体装置の製造方法の実施例
を説明する。 実施例１ 図１（ａ）及び（ｂ）に示したように、Ｐ型Ｓｉ基板１
上には活性領域５が形成されており、この活性領域５に
対して垂直に交わるようにゲート電極１０が配設されて
いる。また、ゲート電極１０と、平面視平行に、埋め込
みビットライン６が形成されて、活性領域５上に形成さ
れる各トランジスタを接続している。なお、図１（ａ）
においては、アライメントずれＸが生じた場合の平面図
を示しており、図１（ｂ）においては、アライメントず
れがなく、埋め込みビットライン６に対して、整合的に
ゲート電極１０が形成されている平面図を示している。
を説明する。 実施例１ 図１（ａ）及び（ｂ）に示したように、Ｐ型Ｓｉ基板１
上には活性領域５が形成されており、この活性領域５に
対して垂直に交わるようにゲート電極１０が配設されて
いる。また、ゲート電極１０と、平面視平行に、埋め込
みビットライン６が形成されて、活性領域５上に形成さ
れる各トランジスタを接続している。なお、図１（ａ）
においては、アライメントずれＸが生じた場合の平面図
を示しており、図１（ｂ）においては、アライメントず
れがなく、埋め込みビットライン６に対して、整合的に
ゲート電極１０が形成されている平面図を示している。
【００１４】このように構成される半導体装置の製造方
法を図２に基づいて説明する。なお、図２は図１（ａ）
におけるＡ−Ａ′線断面図である。図２（ａ）に示した
ように、Ｐ型Ｓｉ基板１上に、酸化膜として６００Å程
度のＳｉＯ2膜２及び酸化阻止膜として１２００Å程度
のＳｉＮ膜３を堆積する。次いで、フォトリソグラフイ
技術により、フィールド酸化膜形成領域４となる領域上
のＳｉＮ膜３を除去し、活性領域５上のみにＳｉＮ／Ｓ
ｉＯ2膜を形成する。そして、フィールド反転電圧を上
げるため、ドーズ量７×１０13ｃｍ-2程度のボロンを注
入した後、埋め込みビットライン６形成領域に、ドーズ
量１×１０15ｃｍ-2程度のヒ素を８０ＫｅＶで注入す
る。その後、窒素雰囲気中で９５０℃の高温熱処理を６
０分間程度行ない、埋め込みビットライン６を形成す
る。
法を図２に基づいて説明する。なお、図２は図１（ａ）
におけるＡ−Ａ′線断面図である。図２（ａ）に示した
ように、Ｐ型Ｓｉ基板１上に、酸化膜として６００Å程
度のＳｉＯ2膜２及び酸化阻止膜として１２００Å程度
のＳｉＮ膜３を堆積する。次いで、フォトリソグラフイ
技術により、フィールド酸化膜形成領域４となる領域上
のＳｉＮ膜３を除去し、活性領域５上のみにＳｉＮ／Ｓ
ｉＯ2膜を形成する。そして、フィールド反転電圧を上
げるため、ドーズ量７×１０13ｃｍ-2程度のボロンを注
入した後、埋め込みビットライン６形成領域に、ドーズ
量１×１０15ｃｍ-2程度のヒ素を８０ＫｅＶで注入す
る。その後、窒素雰囲気中で９５０℃の高温熱処理を６
０分間程度行ない、埋め込みビットライン６を形成す
る。
【００１５】続いて、図２（ｂ）に示したように、ＬＯ
ＣＯＳ法により熱酸化を行い、フィールド酸化膜形成領
域４に６０００Å程度のフィールド酸化膜８を形成す
る。次いで、１７０Å程度のゲート酸化膜９を活性領域
５上に形成し、膜厚２０００Å程度のポリシリコンを堆
積する。そして、このポリシリコンをフォトリソグラフ
ィ等により所望の形状にパターニングし、ゲート電極１
０を形成する。次に、ドーズ量４×１０15ｃｍ-2程度の
ヒ素イオンを８０ＫｅＶ、及びドーズ量５×１０ 14ｃｍ
-2程度のリンイオンを４０ＫｅＶ程度で注入した後、窒
素雰囲気中、９００℃程度で３０分間程度熱処理を行
い、ソース／ドレイン１１を形成する。この際、埋め込
みビットライン６はフィールド酸化膜８のバーズビーク
により、ゲート電極１０下のチャネル領域１２に対して
オフセット状態となっているとともに、ソース／ドレイ
ン１１とは電気的に接続されている。
ＣＯＳ法により熱酸化を行い、フィールド酸化膜形成領
域４に６０００Å程度のフィールド酸化膜８を形成す
る。次いで、１７０Å程度のゲート酸化膜９を活性領域
５上に形成し、膜厚２０００Å程度のポリシリコンを堆
積する。そして、このポリシリコンをフォトリソグラフ
ィ等により所望の形状にパターニングし、ゲート電極１
０を形成する。次に、ドーズ量４×１０15ｃｍ-2程度の
ヒ素イオンを８０ＫｅＶ、及びドーズ量５×１０ 14ｃｍ
-2程度のリンイオンを４０ＫｅＶ程度で注入した後、窒
素雰囲気中、９００℃程度で３０分間程度熱処理を行
い、ソース／ドレイン１１を形成する。この際、埋め込
みビットライン６はフィールド酸化膜８のバーズビーク
により、ゲート電極１０下のチャネル領域１２に対して
オフセット状態となっているとともに、ソース／ドレイ
ン１１とは電気的に接続されている。
【００１６】実施例２ 図３に示したように、Ｐ型Ｓｉ基板１上に、実施例１と
同様にＳｉＯ2膜２及びＳｉＮ膜３を堆積した後、さら
にＳｉＯ2 膜１３を１５００Å程度堆積する。そして、
フィールド酸化膜形成領域４となる領域上のＳｉＮ膜３
及びＳｉＯ2 膜１３を除去し、活性領域５上のみに、Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2膜を形成する。そして、Ｓｉ
Ｏ2 １３／ＳｉＮ膜３を含むＳｉ基板１上全面に、３０
００Å程度のＳｉＯ2 膜を形成した後、エッチバックし
て、ＳｉＯ2 １３／ＳｉＮ膜３側壁にサイドウォールス
ペーサ１４を形成する。
同様にＳｉＯ2膜２及びＳｉＮ膜３を堆積した後、さら
にＳｉＯ2 膜１３を１５００Å程度堆積する。そして、
フィールド酸化膜形成領域４となる領域上のＳｉＮ膜３
及びＳｉＯ2 膜１３を除去し、活性領域５上のみに、Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2膜を形成する。そして、Ｓｉ
Ｏ2 １３／ＳｉＮ膜３を含むＳｉ基板１上全面に、３０
００Å程度のＳｉＯ2 膜を形成した後、エッチバックし
て、ＳｉＯ2 １３／ＳｉＮ膜３側壁にサイドウォールス
ペーサ１４を形成する。
【００１７】その後、実施例１と同様にフィールド反転
電圧を上げるため及び埋め込みビットライン６を形成す
るためにイオン注入を行う。その後の工程は実施例１と
同様である。このように、埋め込みビットライン 形成
のためのＳｉＮ膜３によるマスクにサイドウォールスペ
ーサを形成した場合には、さらなる素子の微細化による
埋め込みビットライン６とゲート電極１０下のチャネル
領域１２とのオフセット幅の減少を防止して、このオフ
セット幅を一定幅確保することができる。
電圧を上げるため及び埋め込みビットライン６を形成す
るためにイオン注入を行う。その後の工程は実施例１と
同様である。このように、埋め込みビットライン 形成
のためのＳｉＮ膜３によるマスクにサイドウォールスペ
ーサを形成した場合には、さらなる素子の微細化による
埋め込みビットライン６とゲート電極１０下のチャネル
領域１２とのオフセット幅の減少を防止して、このオフ
セット幅を一定幅確保することができる。
【００１８】
【発明の効果】本発明の半導体装置の製造方法は、
（ｉ）第１導電型半導体基板上に酸化膜及び酸化阻止膜
を堆積後、フィールド酸化膜形成領域となる領域上の前
記酸化阻止膜を取り除いた後、該酸化阻止膜をマスクと
して前記半導体基板に第２導電型イオンを注入し、熱処
理を行って、前記フィールド酸化膜形成領域となる領域
下に埋め込みビットラインを形成し、(ii)ＬＯＣＯＳ法
によりフィールド酸化膜領域上にフィールド酸化膜を形
成した後、前記半導体基板上にゲート電極を形成し、(i
ii) 前記ゲート電極をマスクとして、前記半導体基板上
に第２導電型イオンを注入し、熱処理を行って、前記埋
め込みビットラインと接続するソース／ドレイン領域を
形成するので、平面的にみて、埋め込みビットラインと
ゲート電極とが、オーバーラップするように配設された
としても、実際には、埋め込みビットラインは、ゲート
電極下のチャネル領域とは常にオフセットを有した状態
に配設することができる。しかも、埋め込みビットライ
ンとソース／ドレイン領域とを接合させることができ
る。
（ｉ）第１導電型半導体基板上に酸化膜及び酸化阻止膜
を堆積後、フィールド酸化膜形成領域となる領域上の前
記酸化阻止膜を取り除いた後、該酸化阻止膜をマスクと
して前記半導体基板に第２導電型イオンを注入し、熱処
理を行って、前記フィールド酸化膜形成領域となる領域
下に埋め込みビットラインを形成し、(ii)ＬＯＣＯＳ法
によりフィールド酸化膜領域上にフィールド酸化膜を形
成した後、前記半導体基板上にゲート電極を形成し、(i
ii) 前記ゲート電極をマスクとして、前記半導体基板上
に第２導電型イオンを注入し、熱処理を行って、前記埋
め込みビットラインと接続するソース／ドレイン領域を
形成するので、平面的にみて、埋め込みビットラインと
ゲート電極とが、オーバーラップするように配設された
としても、実際には、埋め込みビットラインは、ゲート
電極下のチャネル領域とは常にオフセットを有した状態
に配設することができる。しかも、埋め込みビットライ
ンとソース／ドレイン領域とを接合させることができ
る。
【００１９】また、フィールド酸化膜形成領域となる領
域上の酸化阻止膜を取り除いた後、該酸化阻止膜の側壁
に、絶縁膜によるサイドウォールスペーサを形成する場
合には、さらなる素子の微細化に伴って縮小するバーズ
ビークによるオフセット幅の減少を防止することがで
き、チャネル領域と埋め込みビットラインとのオフセッ
ト幅を最小限必要な幅だけ確保することができる。
域上の酸化阻止膜を取り除いた後、該酸化阻止膜の側壁
に、絶縁膜によるサイドウォールスペーサを形成する場
合には、さらなる素子の微細化に伴って縮小するバーズ
ビークによるオフセット幅の減少を防止することがで
き、チャネル領域と埋め込みビットラインとのオフセッ
ト幅を最小限必要な幅だけ確保することができる。
【００２０】さらに、ソース／ドレイン領域形成のため
の第２導電型イオンの注入を、リン及びヒ素のダブル注
入で行った場合には、バーズビークによるオフセット幅
をより大きくとることができ、かつ埋め込みビットライ
ンとソース／ドレイン領域を接続できるため、プロセス
条件が容易となる。従って、ゲート電極と埋め込みビッ
トラインとのアライメント余裕を確保する必要が無くな
り、メモリセルの微細化を実現することができ、大容量
化が可能となる。
の第２導電型イオンの注入を、リン及びヒ素のダブル注
入で行った場合には、バーズビークによるオフセット幅
をより大きくとることができ、かつ埋め込みビットライ
ンとソース／ドレイン領域を接続できるため、プロセス
条件が容易となる。従って、ゲート電極と埋め込みビッ
トラインとのアライメント余裕を確保する必要が無くな
り、メモリセルの微細化を実現することができ、大容量
化が可能となる。
【図１】本発明に係る半導体装置の概略平面図である。
【図２】本発明に係る半導体装置の製造方法の一実施例
を示す製造工程断面図である。
を示す製造工程断面図である。
【図３】本発明に係る半導体装置の製造方法の別の実施
例を示す製造工程断面図である。
例を示す製造工程断面図である。
【図４】従来の半導体装置の平面図及び断面図。
１ 第１導電型半導体基板（シリコン基板） ２ 酸化膜（ＳｉＯ2膜） ３ 酸化阻止膜（ＳｉＮ膜） ４ フィールド酸化膜形成領域 ５ 活性領域 ６ 埋め込みビットライン ８ フィールド酸化膜 ９ ゲート酸化膜 １０ ゲート電極 １１ ソース／ドレイン領域 １２ チャネル領域 １３ ＳｉＯ2 膜 １４ サイドウォールスペーサ
Claims (3)
- 【請求項１】 （ｉ）第１導電型半導体基板上に酸化膜
及び酸化阻止膜を堆積後、フィールド酸化膜形成領域と
なる領域上の前記酸化阻止膜を取り除いた後、該酸化阻
止膜をマスクとして前記半導体基板に第２導電型イオン
を注入し、熱処理を行って、前記フィールド酸化膜形成
領域となる領域下に埋め込みビットラインを形成し、 (ii)ＬＯＣＯＳ法によりフィールド酸化膜領域上にフィ
ールド酸化膜を形成した後、前記半導体基板上にゲート
電極を形成し、 (iii) 前記ゲート電極をマスクとして、前記半導体基板
上に第２導電型イオンを注入し、熱処理を行って、前記
埋め込みビットラインと接続するソース／ドレイン領域
を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 フィールド酸化膜形成領域となる領域上
の酸化阻止膜を取り除いた後、該酸化阻止膜の側壁に、
絶縁膜によるサイドウォールスペーサを形成する請求項
１記載の半導体装置の製造方法。 - 【請求項３】 ソース／ドレイン領域形成のための第２
導電型イオンの注入が、リン及びヒ素のダブル注入であ
る請求項１記載の半導体装置の製造方法。
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|---|---|---|---|
| JP27243293A JP3181773B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置の製造方法 |
| US08/254,574 US5422297A (en) | 1993-10-29 | 1994-06-06 | Method for forming a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27243293A JP3181773B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07130882A true JPH07130882A (ja) | 1995-05-19 |
| JP3181773B2 JP3181773B2 (ja) | 2001-07-03 |
Family
ID=17513836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27243293A Expired - Fee Related JP3181773B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422297A (ja) |
| JP (1) | JP3181773B2 (ja) |
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| KR970053902A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 공정시간 단축형 반도체 제조방법 |
| KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2652448B1 (fr) * | 1989-09-28 | 1994-04-29 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre mis haute tension. |
| US5118641A (en) * | 1990-09-13 | 1992-06-02 | Micron Technology, Inc. | Methods for reducing encroachment of the field oxide into the active area on a silicon integrated circuit |
| JP2859487B2 (ja) * | 1991-07-01 | 1999-02-17 | シャープ株式会社 | 不揮発性メモリ及びその製造方法 |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
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-
1993
- 1993-10-29 JP JP27243293A patent/JP3181773B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-06 US US08/254,574 patent/US5422297A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3181773B2 (ja) | 2001-07-03 |
| US5422297A (en) | 1995-06-06 |
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