JPH07201852A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07201852A JPH07201852A JP5334191A JP33419193A JPH07201852A JP H07201852 A JPH07201852 A JP H07201852A JP 5334191 A JP5334191 A JP 5334191A JP 33419193 A JP33419193 A JP 33419193A JP H07201852 A JPH07201852 A JP H07201852A
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- Japan
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- wiring
- signal line
- integrated circuit
- line
- signal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】本発明は、ディジタル回路とアナログ回路とが
混在してなる集積回路において、その性能を維持できる
ようにすることを最も主要な特徴とする。 【構成】たとえば、信号線１３の上部ならびに両サイド
に保護線１４，１７を配置するとともに、その上部なら
びに両サイドに接地線１５，１９を配置する。そして、
信号線１３と保護線１４，１７とにバイアス回路２１を
接続し、保護線１４，１７が上記信号線１３と同電位
で、かつ低インピーダンスとなるようにする。こうし
て、微少な信号を扱う信号線１３を、その信号線１３と
同電位で、しかもインピーダンスの低い保護線１４，１
７により囲むことで、高周波アナログ信号成分の減衰を
招いたりすることなく、配線間のクロストークを防止す
る構成となっている。
混在してなる集積回路において、その性能を維持できる
ようにすることを最も主要な特徴とする。 【構成】たとえば、信号線１３の上部ならびに両サイド
に保護線１４，１７を配置するとともに、その上部なら
びに両サイドに接地線１５，１９を配置する。そして、
信号線１３と保護線１４，１７とにバイアス回路２１を
接続し、保護線１４，１７が上記信号線１３と同電位
で、かつ低インピーダンスとなるようにする。こうし
て、微少な信号を扱う信号線１３を、その信号線１３と
同電位で、しかもインピーダンスの低い保護線１４，１
７により囲むことで、高周波アナログ信号成分の減衰を
招いたりすることなく、配線間のクロストークを防止す
る構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体集積
回路装置に関するもので、特にアナログ回路とディジタ
ル回路とが混在する集積回路（ＩＣ）に用いられるもの
である。
回路装置に関するもので、特にアナログ回路とディジタ
ル回路とが混在する集積回路（ＩＣ）に用いられるもの
である。
【０００２】
【従来の技術】従来、アナログ回路とディジタル回路と
が混在する集積回路においては、振幅の大きなディジタ
ル信号と振幅の小さなアナログ信号が一つのＩＣ上で処
理されるため、ディジタル信号のアナログ信号への漏れ
を抑える必要がある。
が混在する集積回路においては、振幅の大きなディジタ
ル信号と振幅の小さなアナログ信号が一つのＩＣ上で処
理されるため、ディジタル信号のアナログ信号への漏れ
を抑える必要がある。
【０００３】たとえば、基板を通しての信号の漏れなど
は、基板電位をアナログ用とディジタル用とで別々に取
ったり、基板コンタクトを多く取ることによって防ぐよ
うにしている。
は、基板電位をアナログ用とディジタル用とで別々に取
ったり、基板コンタクトを多く取ることによって防ぐよ
うにしている。
【０００４】また、この種の集積回路では、配線間隔の
微細化や高集積化にともなって配線長が長くなるにつ
れ、配線間の信号の漏れによるクロストークが大きな問
題となってきている。
微細化や高集積化にともなって配線長が長くなるにつ
れ、配線間の信号の漏れによるクロストークが大きな問
題となってきている。
【０００５】この配線間のクロストークを防ぐ方法とし
ては、たとえば図２に示すように、基板１の主平面の絶
縁膜２上に設けられた配線３の上に絶縁膜４を介して接
地線（ＧＮＤライン）５を配することで、問題となる配
線３を接地線５によりカバーするなどの方法が取られて
いる。
ては、たとえば図２に示すように、基板１の主平面の絶
縁膜２上に設けられた配線３の上に絶縁膜４を介して接
地線（ＧＮＤライン）５を配することで、問題となる配
線３を接地線５によりカバーするなどの方法が取られて
いる。
【０００６】しかしながら、上記した従来の方法では、
問題となる配線３が長かったり、面積が広い場合、接地
線５との間の寄生容量の増加を招くことになる。通常、
高周波の場合の抵抗値は１／ｊωＣ（ω；各周波数，
Ｃ；容量）となるため、容量が増加すると高周波アナロ
グ信号成分が弱くなるという問題があった。また、配線
間の微少電流リークにより、信号の電位が変化されると
いう可能性もある。
問題となる配線３が長かったり、面積が広い場合、接地
線５との間の寄生容量の増加を招くことになる。通常、
高周波の場合の抵抗値は１／ｊωＣ（ω；各周波数，
Ｃ；容量）となるため、容量が増加すると高周波アナロ
グ信号成分が弱くなるという問題があった。また、配線
間の微少電流リークにより、信号の電位が変化されると
いう可能性もある。
【０００７】
【発明が解決しようとする課題】上記したように、従来
においては、配線間のクロストークを防ぐために、問題
となる配線を接地線によりカバーするなどした場合、高
周波アナログ信号成分の減衰を生じたり、信号の電位が
変わる恐れがあるなどの問題があった。
においては、配線間のクロストークを防ぐために、問題
となる配線を接地線によりカバーするなどした場合、高
周波アナログ信号成分の減衰を生じたり、信号の電位が
変わる恐れがあるなどの問題があった。
【０００８】そこで、この発明は、ディジタル回路と高
精度なアナログ回路とを一素子上に混在でき、しかも高
周波アナログ信号成分の減衰や信号電位の変化を生じた
りすることなく、その性能を維持することが可能な半導
体集積回路装置を提供することを目的としている。
精度なアナログ回路とを一素子上に混在でき、しかも高
周波アナログ信号成分の減衰や信号電位の変化を生じた
りすることなく、その性能を維持することが可能な半導
体集積回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、基板
主平面の絶縁膜上に配置された第一の配線、およびこの
第一の配線と絶縁膜を介して隣接する第二の配線と、前
記第二の配線の電位を前記第一の配線の電位に応じて設
定するバイアス回路とから構成されている。
めに、この発明の半導体集積回路装置にあっては、基板
主平面の絶縁膜上に配置された第一の配線、およびこの
第一の配線と絶縁膜を介して隣接する第二の配線と、前
記第二の配線の電位を前記第一の配線の電位に応じて設
定するバイアス回路とから構成されている。
【００１０】
【作用】この発明は、上記した手段により、微少な信号
を扱う信号線が長くなったとしても、その信号線を保護
できるようになるため、他の配線からのノイズやクロス
トークを抑えることが可能となるものである。
を扱う信号線が長くなったとしても、その信号線を保護
できるようになるため、他の配線からのノイズやクロス
トークを抑えることが可能となるものである。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる集積回路（Ｉ
Ｃ）の概略を示すものである。なお、同図（ａ）には断
面素子構造を、同図（ｂ）には等価回路をそれぞれ示し
ている。
照して説明する。図１は、本発明にかかる集積回路（Ｉ
Ｃ）の概略を示すものである。なお、同図（ａ）には断
面素子構造を、同図（ｂ）には等価回路をそれぞれ示し
ている。
【００１２】すなわち、この集積回路は、たとえばディ
ジタル回路およびアナログ回路（いずれも図示していな
い）などが形成されてなる半導体基板１１、この半導体
基板１１の主平面に形成された絶縁膜１２、この絶縁膜
１２上に形成された第一の配線としての信号線１３、こ
の信号線１３を囲むようにして形成された第二の配線と
しての保護線１４、この保護線１４を囲むようにして形
成された第三の配線としての接地線１５、それらの上に
層間絶縁膜１６を介して形成された第二の配線としての
保護線１７、この保護線１７の上に層間絶縁膜１８を介
して形成された第三の配線としての接地線１９、および
この接地線１９の上に形成された表面保護膜２０からな
っている。
ジタル回路およびアナログ回路（いずれも図示していな
い）などが形成されてなる半導体基板１１、この半導体
基板１１の主平面に形成された絶縁膜１２、この絶縁膜
１２上に形成された第一の配線としての信号線１３、こ
の信号線１３を囲むようにして形成された第二の配線と
しての保護線１４、この保護線１４を囲むようにして形
成された第三の配線としての接地線１５、それらの上に
層間絶縁膜１６を介して形成された第二の配線としての
保護線１７、この保護線１７の上に層間絶縁膜１８を介
して形成された第三の配線としての接地線１９、および
この接地線１９の上に形成された表面保護膜２０からな
っている。
【００１３】そして、上記信号線１３および保護線１
４，１７には、この保護線１４，１７の電位を上記信号
線１３の電位と同電位に設定するためのバイアス回路２
１が接続されている。
４，１７には、この保護線１４，１７の電位を上記信号
線１３の電位と同電位に設定するためのバイアス回路２
１が接続されている。
【００１４】このバイアス回路２１はボルテージフォロ
ワ型増幅器によって構成されており、上記信号線１３と
上記保護線１４，１７との間のインピーダンスを高く設
定するとともに、上記信号線１３と同じ電位を、上記保
護線１４，１７にそれぞれ低インピーダンスで与えるよ
うになっている。
ワ型増幅器によって構成されており、上記信号線１３と
上記保護線１４，１７との間のインピーダンスを高く設
定するとともに、上記信号線１３と同じ電位を、上記保
護線１４，１７にそれぞれ低インピーダンスで与えるよ
うになっている。
【００１５】ここで、上記した集積回路の製造方法につ
いて説明する。まず、半導体基板１１上にディジタル回
路およびアナログ回路などを形成した後、通常の工程、
たとえばＣＶＤ法により絶縁膜１２を形成する。
いて説明する。まず、半導体基板１１上にディジタル回
路およびアナログ回路などを形成した後、通常の工程、
たとえばＣＶＤ法により絶縁膜１２を形成する。
【００１６】また、この絶縁膜１２にＰＥＰ技術などを
用いてコンタクト（図示していない）を形成し、さらに
スパッタ法などによりＡｌ（アルミニウム）を堆積す
る。そして、このＡｌをパターニングして、上記信号線
１３、保護線１４、および接地線１５をそれぞれ形成す
る。
用いてコンタクト（図示していない）を形成し、さらに
スパッタ法などによりＡｌ（アルミニウム）を堆積す
る。そして、このＡｌをパターニングして、上記信号線
１３、保護線１４、および接地線１５をそれぞれ形成す
る。
【００１７】このとき、信号線１３の両サイドに、信号
線１３と並行するように保護線１４が配置され、さらに
その外側に接地線１５が並行に配置される。また、信号
線１３および保護線１４は上記バイアス回路２１に接続
され、接地線１５はＧＮＤにそれぞれ接続される。
線１３と並行するように保護線１４が配置され、さらに
その外側に接地線１５が並行に配置される。また、信号
線１３および保護線１４は上記バイアス回路２１に接続
され、接地線１５はＧＮＤにそれぞれ接続される。
【００１８】次いで、層間絶縁膜１６をＣＶＤ法などに
より堆積し、スルーホール（図示していない）をＰＥＰ
技術などを用いて形成後、保護線１７を上記と同様にし
て形成する。
より堆積し、スルーホール（図示していない）をＰＥＰ
技術などを用いて形成後、保護線１７を上記と同様にし
て形成する。
【００１９】このとき、上記バイアス回路２１に接続さ
れる保護線１７により、上記信号線１３の上部が覆われ
るようにする。また、同様にして、層間絶縁膜１８をＣ
ＶＤ法などにより堆積し、スルーホール（図示していな
い）をＰＥＰ技術などを用いて形成した後、接地線１９
を形成する。
れる保護線１７により、上記信号線１３の上部が覆われ
るようにする。また、同様にして、層間絶縁膜１８をＣ
ＶＤ法などにより堆積し、スルーホール（図示していな
い）をＰＥＰ技術などを用いて形成した後、接地線１９
を形成する。
【００２０】このとき、上記ＧＮＤに接続される接地線
１９により、上記保護線１７の上部が覆われるようにす
る。この後、表面を保護するための表面保護膜２０をス
パッタ法などにより堆積させ、さらにパッド（図示して
いない）の開口を行うことで、本実施例素子は得られ
る。
１９により、上記保護線１７の上部が覆われるようにす
る。この後、表面を保護するための表面保護膜２０をス
パッタ法などにより堆積させ、さらにパッド（図示して
いない）の開口を行うことで、本実施例素子は得られ
る。
【００２１】すなわち、この集積回路においては、微少
な信号を扱う信号線１３の上部ならびに両サイドが信号
線１３と同電位で、かつ低インピーダンスの保護線１
４，１７によって囲まれ、さらにその上部ならびに両サ
イドがＧＮＤラインをなす接地線１５，１９によって囲
まれた構成となっている。
な信号を扱う信号線１３の上部ならびに両サイドが信号
線１３と同電位で、かつ低インピーダンスの保護線１
４，１７によって囲まれ、さらにその上部ならびに両サ
イドがＧＮＤラインをなす接地線１５，１９によって囲
まれた構成となっている。
【００２２】したがって、このような構成、つまり微少
な信号を扱う信号線１３をこの信号線１３と同電位で、
かつインピーダンスの低い保護線１４，１７により囲む
ことで、信号線１３と保護線１４，１７との間ではクロ
ストークが生じないようにすることができる。
な信号を扱う信号線１３をこの信号線１３と同電位で、
かつインピーダンスの低い保護線１４，１７により囲む
ことで、信号線１３と保護線１４，１７との間ではクロ
ストークが生じないようにすることができる。
【００２３】また、他の配線と保護線１４，１７との間
は接地線１５，１９によって保護されているため、クロ
ストークが生じにくい構成とすることができる。さら
に、保護線１４，１７はインピーダンスが低いため、寄
生容量や微少電流リークの影響が少なく、その影響が信
号線１３にまでおよぶのを妨げることができる。
は接地線１５，１９によって保護されているため、クロ
ストークが生じにくい構成とすることができる。さら
に、保護線１４，１７はインピーダンスが低いため、寄
生容量や微少電流リークの影響が少なく、その影響が信
号線１３にまでおよぶのを妨げることができる。
【００２４】この結果、従来の集積回路において問題と
なっていた、接地線との間の寄生容量の増加を招き、高
周波アナログ信号成分が弱められたり、配線間の微少電
流リークにより信号の電位が変化されるのを防止できる
ものである。
なっていた、接地線との間の寄生容量の増加を招き、高
周波アナログ信号成分が弱められたり、配線間の微少電
流リークにより信号の電位が変化されるのを防止できる
ものである。
【００２５】上記したように、微少な信号を扱う信号線
が長くなったとしても、その信号線を保護できるように
している。すなわち、微少な信号を扱う信号線を、この
信号線と同電位で、かつインピーダンスの低い保護線に
より囲むようにしている。これにより、接地線との間の
寄生容量の増加や、他の配線からのノイズやクロストー
クを抑えることが可能となる。したがって、長さや面積
にかかわらず微少な信号を扱う信号線を保護できるよう
になるため、一素子上にディジタル回路と高精度なアナ
ログ回路とを集積させた場合においても、その性能を十
分に維持できるようになるものである。
が長くなったとしても、その信号線を保護できるように
している。すなわち、微少な信号を扱う信号線を、この
信号線と同電位で、かつインピーダンスの低い保護線に
より囲むようにしている。これにより、接地線との間の
寄生容量の増加や、他の配線からのノイズやクロストー
クを抑えることが可能となる。したがって、長さや面積
にかかわらず微少な信号を扱う信号線を保護できるよう
になるため、一素子上にディジタル回路と高精度なアナ
ログ回路とを集積させた場合においても、その性能を十
分に維持できるようになるものである。
【００２６】なお、上記実施例においては、各配線にＡ
ｌを用いた場合について説明したが、これに限らず、た
とえば第一，第二の配線にポリシリコンやポリサイドな
どを用いることもできる。
ｌを用いた場合について説明したが、これに限らず、た
とえば第一，第二の配線にポリシリコンやポリサイドな
どを用いることもできる。
【００２７】また、第一の配線を信号線とし、その信号
線の上部ならびに両サイドに保護線を配する場合に限ら
ず、たとえば上部もしくはサイドのどちらか一方にのみ
並行させることも可能である。
線の上部ならびに両サイドに保護線を配する場合に限ら
ず、たとえば上部もしくはサイドのどちらか一方にのみ
並行させることも可能である。
【００２８】また、三層配線構造とし、最下層の配線を
信号線とする場合に限らず、たとえば三層以上の多層配
線構造とし、信号線の下にも保護線を並行させるように
配しても良い。
信号線とする場合に限らず、たとえば三層以上の多層配
線構造とし、信号線の下にも保護線を並行させるように
配しても良い。
【００２９】さらに、接地線を設け、この接地線により
信号線および保護線を囲むようにしたが、接地線は必ず
しも設ける必要はない。その他、この発明の要旨を変え
ない範囲において、種々変形実施可能なことは勿論であ
る。
信号線および保護線を囲むようにしたが、接地線は必ず
しも設ける必要はない。その他、この発明の要旨を変え
ない範囲において、種々変形実施可能なことは勿論であ
る。
【００３０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ディジタル回路と高精度なアナログ回路とを一素子
上に混在でき、しかも高周波アナログ信号成分の減衰や
信号電位の変化を生じたりすることなく、その性能を維
持することが可能な半導体集積回路装置を提供できる。
ば、ディジタル回路と高精度なアナログ回路とを一素子
上に混在でき、しかも高周波アナログ信号成分の減衰や
信号電位の変化を生じたりすることなく、その性能を維
持することが可能な半導体集積回路装置を提供できる。
【図１】この発明の一実施例にかかる集積回路（ＩＣ）
の要部を概略的に示す構成図。
の要部を概略的に示す構成図。
【図２】従来技術とその問題点を説明するために示す集
積回路の断面図。
積回路の断面図。
【符号の説明】 １１…半導体基板、１２…絶縁膜、１３…信号線、１
４，１７…保護線、１５，１９…接地線、１６，１８…
層間絶縁膜、２０…表面保護膜、２１…バイアス回路。
４，１７…保護線、１５，１９…接地線、１６，１８…
層間絶縁膜、２０…表面保護膜、２１…バイアス回路。
Claims (5)
- 【請求項１】 基板主平面の絶縁膜上に配置された第一
の配線、およびこの第一の配線と絶縁膜を介して隣接す
る第二の配線と、 前記第二の配線の電位を前記第一の配線の電位に応じて
設定するバイアス回路とを具備したことを特徴とする半
導体集積回路装置。 - 【請求項２】 前記バイアス回路は、前記第一の配線の
電位と同電位となるように前記第二の配線の電位を設定
することを特徴とする請求項１に記載の半導体集積回路
装置。 - 【請求項３】 前記バイアス回路は、前記第一の配線の
電位を高インピーダンスで入力し、その電位に応じて第
二の配線に低インピーダンスで出力する増幅器からなる
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項４】 前記第二の配線と絶縁膜を介して隣接す
る第三の配線をさらに具備し、前記第一の配線を信号
線、前記第二の配線を保護線、前記第三の配線を接地線
とすることを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項５】 前記保護線と絶縁膜を介して隣接する接
地線をさらに具備したことを特徴とする請求項４に記載
の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33419193A JP3283984B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
| EP94120594A EP0661744B1 (en) | 1993-12-28 | 1994-12-23 | Semiconductor integrated circuit device |
| DE69429979T DE69429979T2 (de) | 1993-12-28 | 1994-12-23 | Halbleiterintegriertes Schaltungsbauelement |
| KR1019940036761A KR0169268B1 (ko) | 1993-12-28 | 1994-12-26 | 반도체 집적회로장치 |
| US08/595,964 US5585664A (en) | 1993-12-28 | 1996-02-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33419193A JP3283984B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201852A true JPH07201852A (ja) | 1995-08-04 |
| JP3283984B2 JP3283984B2 (ja) | 2002-05-20 |
Family
ID=18274564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33419193A Expired - Fee Related JP3283984B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5585664A (ja) |
| EP (1) | EP0661744B1 (ja) |
| JP (1) | JP3283984B2 (ja) |
| KR (1) | KR0169268B1 (ja) |
| DE (1) | DE69429979T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815177B1 (ko) * | 2006-07-20 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696403A (en) * | 1993-10-25 | 1997-12-09 | Lsi Logic Corporation | System having input-output drive reduction |
| GB2286286B (en) * | 1993-12-31 | 1998-05-27 | Hyundai Electronics Ind | Improvements in or relating to the fabrication of semiconductor devices |
| JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6096636A (en) * | 1996-02-06 | 2000-08-01 | Micron Technology, Inc. | Methods of forming conductive lines |
| US6087728A (en) * | 1996-06-27 | 2000-07-11 | Intel Corporation | Interconnect design with controlled inductance |
| JP2900908B2 (ja) * | 1997-03-31 | 1999-06-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| WO1999004431A1 (de) | 1997-07-18 | 1999-01-28 | Infineon Technologies Ag | Integrierte schaltungsanordnung und verfahren zu deren herstellung |
| KR100245562B1 (ko) * | 1997-10-14 | 2000-03-02 | 윤종용 | 고속으로 동작하는 반도체 장치에서 신호 간섭을방지하기 위한배선 구조 |
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