JPH07202145A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07202145A JPH07202145A JP5338486A JP33848693A JPH07202145A JP H07202145 A JPH07202145 A JP H07202145A JP 5338486 A JP5338486 A JP 5338486A JP 33848693 A JP33848693 A JP 33848693A JP H07202145 A JPH07202145 A JP H07202145A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ボンディングパッドを千鳥状に配置することに
よって、外周側のボンディングパッドと外部領域との間
に生じる未使用領域を無くすることにより、チップ面積
の減少を図ることを可能にする。 【構成】チップ１において、入力回路−内部論理回路兼
用ブロック５を内部領域７の最外周へ交互に配置してい
る。また、外部領域には出力ブロック３ｂと入力ブロッ
ク４が１つとなったブロックと出力専用ブロック３ａの
２種類を用意し、前者のブロックは入力回路−内部論理
回路兼用ブロック５，前者のブロックは内部ブロック７
をそれぞれ対に配置している。ボンディングパッド２
は、上記外部ブロックと対に千鳥状に配置している。こ
の構成により、信号端子数および内部ゲート数を減少さ
せることなく、チップ面積の減少を容易に図ることがで
きる。
よって、外周側のボンディングパッドと外部領域との間
に生じる未使用領域を無くすることにより、チップ面積
の減少を図ることを可能にする。 【構成】チップ１において、入力回路−内部論理回路兼
用ブロック５を内部領域７の最外周へ交互に配置してい
る。また、外部領域には出力ブロック３ｂと入力ブロッ
ク４が１つとなったブロックと出力専用ブロック３ａの
２種類を用意し、前者のブロックは入力回路−内部論理
回路兼用ブロック５，前者のブロックは内部ブロック７
をそれぞれ対に配置している。ボンディングパッド２
は、上記外部ブロックと対に千鳥状に配置している。こ
の構成により、信号端子数および内部ゲート数を減少さ
せることなく、チップ面積の減少を容易に図ることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ方式のＩＣの入出力ブロックおよ
び内部ブロックの配置構成に関する。
し、特にゲートアレイ方式のＩＣの入出力ブロックおよ
び内部ブロックの配置構成に関する。
【０００２】
【従来の技術】従来のゲートアレイ方式半導体集積回路
のチップの平面図を図５に示す。図５において、このチ
ップ１はボンディグパッドピッチＬ１が、ボンディング
パッドサイズとボンディングパッド間隔とを合わせた距
離よりも小さい製造条件において、ボンディングパッド
２を単列に配置することができず、上記条件下ではボン
ディングパッド２を千鳥状に配置していた。
のチップの平面図を図５に示す。図５において、このチ
ップ１はボンディグパッドピッチＬ１が、ボンディング
パッドサイズとボンディングパッド間隔とを合わせた距
離よりも小さい製造条件において、ボンディングパッド
２を単列に配置することができず、上記条件下ではボン
ディングパッド２を千鳥状に配置していた。
【０００３】図５において、チップ１に内部ブロック６
を配列した内部領域７と、出力ブロック３ａ，入力ブロ
ック４を配置した外部領域と、上記千鳥状に配置された
ボンディングパッド２が配置されていた。
を配列した内部領域７と、出力ブロック３ａ，入力ブロ
ック４を配置した外部領域と、上記千鳥状に配置された
ボンディングパッド２が配置されていた。
【０００４】図４に図５の従来の入出力ブロック７およ
びボンディングパッド２の配置構成を示す。図４におい
て、入力ブロック４と出力ブロック３ａが１つの外部ブ
ロックに構成され、ボンディングパッドピッチＬ１と同
じブロック幅で外部領域に配置構成され、ボンディング
パッド２は、外部ブロックと対に千鳥状に配置構成さ
れ、外部領域とパッド領域はＬ５の長さを有する。
びボンディングパッド２の配置構成を示す。図４におい
て、入力ブロック４と出力ブロック３ａが１つの外部ブ
ロックに構成され、ボンディングパッドピッチＬ１と同
じブロック幅で外部領域に配置構成され、ボンディング
パッド２は、外部ブロックと対に千鳥状に配置構成さ
れ、外部領域とパッド領域はＬ５の長さを有する。
【０００５】図６に従来の入出力ブロックおよびボンデ
ィングパッド２の配置構成を示す。図６において、入力
ブロック４と出力ブロック３ａが１つの外部ブロックに
構成され、ボンディングパッド２は外部ブロックと対に
最小パッド間隔Ｌ６を満足するように単列配置してい
る。
ィングパッド２の配置構成を示す。図６において、入力
ブロック４と出力ブロック３ａが１つの外部ブロックに
構成され、ボンディングパッド２は外部ブロックと対に
最小パッド間隔Ｌ６を満足するように単列配置してい
る。
【０００６】図７は、従来の入出力ブロックおよびボン
ディングパッド２と素子８の配置構成を示す。図７にお
いて、入出力ブロックとボンディングパッド２が１つお
きに単列に配置され、ボンディングパッド２と隣のボン
ディングパッド２との間にボンディングパッド−素子間
隔Ｌ７を満足するように、素子８が配置されている（特
開平０２−０８９３４０号公報）。
ディングパッド２と素子８の配置構成を示す。図７にお
いて、入出力ブロックとボンディングパッド２が１つお
きに単列に配置され、ボンディングパッド２と隣のボン
ディングパッド２との間にボンディングパッド−素子間
隔Ｌ７を満足するように、素子８が配置されている（特
開平０２−０８９３４０号公報）。
【０００７】
【発明が解決しようとする課題】従来の図４，５に示さ
れたような千鳥状に配置しているボンディングパッドの
外周と外部ブロックとの間隔に使用されない領域が生
じ、チップ面積を増大させていたという問題点があっ
た。
れたような千鳥状に配置しているボンディングパッドの
外周と外部ブロックとの間隔に使用されない領域が生
じ、チップ面積を増大させていたという問題点があっ
た。
【０００８】図６，７に示すような構成では、特にゲー
トアレイにおいては、多ピンを強く要求されている事か
ら、上記単列に配置されたボンディングパッド間に素子
を配置する事は、信号ピン数が減少するため適さないと
いう欠点があった。
トアレイにおいては、多ピンを強く要求されている事か
ら、上記単列に配置されたボンディングパッド間に素子
を配置する事は、信号ピン数が減少するため適さないと
いう欠点があった。
【０００９】本発明の目的は、ゲートアレイ方式に適
し、しかもチップ面積有効に利用できるようにした半導
体集積回路装置を提供することにある。
し、しかもチップ面積有効に利用できるようにした半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、内部論理回路を構成する内部ブロックと、入力
回路と出力回路と、千鳥状に配置したボンディングパッ
ドを有する半導体集積回路装置において、入力回路と内
部論理回路の共有素子を有している入力回路−内部論理
回路兼用ブロックを内部ブロックと交互に内部領域の最
外周へ配置し、入力回路と出力回路とからなる入出力ブ
ロックと出力回路のみからなる出力専用ブロックの２種
類のブロックをそれぞれ内部ブロックと入力回路−内部
論理回路兼用ブロックと対に配置し、千鳥状に配置され
たボンディングパッドの外周側を外部領域の入出力ブロ
ックと対に、内周側を外部領域の出力専用ブロックと対
に配置することにより構成されることを特徴とする。
装置は、内部論理回路を構成する内部ブロックと、入力
回路と出力回路と、千鳥状に配置したボンディングパッ
ドを有する半導体集積回路装置において、入力回路と内
部論理回路の共有素子を有している入力回路−内部論理
回路兼用ブロックを内部ブロックと交互に内部領域の最
外周へ配置し、入力回路と出力回路とからなる入出力ブ
ロックと出力回路のみからなる出力専用ブロックの２種
類のブロックをそれぞれ内部ブロックと入力回路−内部
論理回路兼用ブロックと対に配置し、千鳥状に配置され
たボンディングパッドの外周側を外部領域の入出力ブロ
ックと対に、内周側を外部領域の出力専用ブロックと対
に配置することにより構成されることを特徴とする。
【００１１】
【実施例】図１は本発明の第１の実施例を示すチップの
平面図である。図１において、この実施例のチップ１
は、ボンディングパッド２と、長方形の形状を有する出
力ブロック３ａと、凸形の形状を有する出力ブロック３
ｂと、入力ブロック４と、入力回路−内部論理回路兼用
ブロック５と、内部ブロック６と、内部領域７とを備え
る。
平面図である。図１において、この実施例のチップ１
は、ボンディングパッド２と、長方形の形状を有する出
力ブロック３ａと、凸形の形状を有する出力ブロック３
ｂと、入力ブロック４と、入力回路−内部論理回路兼用
ブロック５と、内部ブロック６と、内部領域７とを備え
る。
【００１２】このチップ１において、入力回路−内部論
理回路兼用ブロック５を内部領域７の最外周に交互に配
置している。また、外部領域には、出力ブロック３ｂ
と、入力ブロック４が１つとなった入出力ブロックと、
出力専用ブロック３ａの２種類を用意し、前者の入出力
ブロックは内部ブロック６，後者の出力専用ブロックは
入力回路−内部論理回路兼用ブロック５をそれぞれ対に
配置している。このとき、出力ブロック３ｂは、凸形の
形状を有するブロック３ｂと、長方形の形状を有する出
力ブロック３ａが用意される。ボンディングパッド２
は、上記外部ブロックと１対に千鳥状に配置している。
理回路兼用ブロック５を内部領域７の最外周に交互に配
置している。また、外部領域には、出力ブロック３ｂ
と、入力ブロック４が１つとなった入出力ブロックと、
出力専用ブロック３ａの２種類を用意し、前者の入出力
ブロックは内部ブロック６，後者の出力専用ブロックは
入力回路−内部論理回路兼用ブロック５をそれぞれ対に
配置している。このとき、出力ブロック３ｂは、凸形の
形状を有するブロック３ｂと、長方形の形状を有する出
力ブロック３ａが用意される。ボンディングパッド２
は、上記外部ブロックと１対に千鳥状に配置している。
【００１３】図２は、図１における外部領域，内部領域
およびボンディングパッド領域の一部分を示した平面図
である。図２において、ボンディングパッド２と、長方
形の形状を有する出力ブロック３ａ、凸形の形状を有す
る出力ブロック３ｂと、入力ブロック４と、入力回路−
内部論理回路兼用ブロック５と、内部ブロック６とが示
されている。
およびボンディングパッド領域の一部分を示した平面図
である。図２において、ボンディングパッド２と、長方
形の形状を有する出力ブロック３ａ、凸形の形状を有す
る出力ブロック３ｂと、入力ブロック４と、入力回路−
内部論理回路兼用ブロック５と、内部ブロック６とが示
されている。
【００１４】ここで、１０ｍｍ×１０ｍｍのチップ１の
外部領域に、ブロック幅Ｌ２が１２０μｍ，ブロック長
Ｌ３が８００μｍの２種類の形状を有する出力ブロック
と、内部領域に入力回路−内部論理回路兼用ブロック５
を図２に示すように配置することにより、従来例を示す
図４と比較してボンディグパッドピッツＬ１が１２０μ
ｍで千鳥状に配置した１２０μｍ×１２０μｍのボンデ
ィングパッド２の内周側の位置を変えずに外周側のボン
ディングパッドを外部領域に配置し、入力ブロック使用
率が全信号端子数の５０％以内で、内部領域の最外周の
内部ブロックが１００％強制的に使用する場合を除き、
配置配線に影響することなく、チップ１辺につきボンデ
ィングパッドサイズ１２０μｍ分チップ面積を減少する
ことができる。つまり、１０ｍｍ×１０ｍｍのチップが
９．７６μｍ×９．７６μｍとチップ面積を減少するこ
とができる。つまり、２０８ピン１０ｍｍ×１０ｍｍチ
ップがピン数を減らさずに、９．７６ｍｍ×９．７６ｍ
ｍとチップ面積を約５％減少させる事ができる。
外部領域に、ブロック幅Ｌ２が１２０μｍ，ブロック長
Ｌ３が８００μｍの２種類の形状を有する出力ブロック
と、内部領域に入力回路−内部論理回路兼用ブロック５
を図２に示すように配置することにより、従来例を示す
図４と比較してボンディグパッドピッツＬ１が１２０μ
ｍで千鳥状に配置した１２０μｍ×１２０μｍのボンデ
ィングパッド２の内周側の位置を変えずに外周側のボン
ディングパッドを外部領域に配置し、入力ブロック使用
率が全信号端子数の５０％以内で、内部領域の最外周の
内部ブロックが１００％強制的に使用する場合を除き、
配置配線に影響することなく、チップ１辺につきボンデ
ィングパッドサイズ１２０μｍ分チップ面積を減少する
ことができる。つまり、１０ｍｍ×１０ｍｍのチップが
９．７６μｍ×９．７６μｍとチップ面積を減少するこ
とができる。つまり、２０８ピン１０ｍｍ×１０ｍｍチ
ップがピン数を減らさずに、９．７６ｍｍ×９．７６ｍ
ｍとチップ面積を約５％減少させる事ができる。
【００１５】図３は、本発明の第２の実施例を示す配置
の平面図である。図３において、本実施例は、凸形の形
状を有する出力ブロック３ｂを外部領域に配列配置して
いる。その他は、図１，図２と共通しているので、詳述
しない。ここでも上記第１の実施例と同様な内部，外部
ブロックおよびボンディングパッドの配置で構成され、
第１の実施例と同等の効果が得られる。
の平面図である。図３において、本実施例は、凸形の形
状を有する出力ブロック３ｂを外部領域に配列配置して
いる。その他は、図１，図２と共通しているので、詳述
しない。ここでも上記第１の実施例と同様な内部，外部
ブロックおよびボンディングパッドの配置で構成され、
第１の実施例と同等の効果が得られる。
【００１６】
【発明の効果】以上説明したように、本発明は、入力回
路−内部論理回路兼用ブロックを内部領域の最外周へ交
互に配置し、外部領域には出力ブロックと入力ブロック
が１つとなったブロックと出力専用ブロックの２種類を
用意し、前者のブロックには内部ブロック、後者のブロ
ックには、入力回路−内部論理回路兼用ブロックをそれ
ぞれ対になるように配置し、ボンディングパッドは千鳥
状に配列配置し、外周側を外部領域に配置された出力ブ
ロックと入力ブロックが１つになった外部ブロックと１
対に配置し、内周側を出力専用ブロックと１対に配置す
ることにより、信号端子数を減らすことなく、また内部
領域の内部ブロック数を減少させることなく、チップ面
積の減少を図ることができるという効果を得ることがで
きる。
路−内部論理回路兼用ブロックを内部領域の最外周へ交
互に配置し、外部領域には出力ブロックと入力ブロック
が１つとなったブロックと出力専用ブロックの２種類を
用意し、前者のブロックには内部ブロック、後者のブロ
ックには、入力回路−内部論理回路兼用ブロックをそれ
ぞれ対になるように配置し、ボンディングパッドは千鳥
状に配列配置し、外周側を外部領域に配置された出力ブ
ロックと入力ブロックが１つになった外部ブロックと１
対に配置し、内周側を出力専用ブロックと１対に配置す
ることにより、信号端子数を減らすことなく、また内部
領域の内部ブロック数を減少させることなく、チップ面
積の減少を図ることができるという効果を得ることがで
きる。
【図１】本発明の第１の実施例のチップレイアウトを示
す平面図である。
す平面図である。
【図２】図１に示した内部ブロック，入出力ブロックお
よびボンディングパッドの配置を示す平面図である。
よびボンディングパッドの配置を示す平面図である。
【図３】本発明の第２の実施例の平面図である。
【図４】従来の内部ブロック，入出力ブロックおよびボ
ンディングパッドの配置を示す平面図である。
ンディングパッドの配置を示す平面図である。
【図５】従来のチップレイアウトを示す平面図である。
【図６】従来の内部ブロック，入出力ブロックおよび単
列に配置されたボンディングパッドを示す平面図であ
る。
列に配置されたボンディングパッドを示す平面図であ
る。
【図７】内部ブロック，入出力ブロックおよび単列に配
置されたボンディングパッド間に素子を配置した平面図
である。
置されたボンディングパッド間に素子を配置した平面図
である。
１ チップ ２ ボンディングパッド ３ａ 長方形の形状を有する出力ブロック ３ｂ 凸形の形状を有する出力ブロック ４ 入力ブロック ５ 入力回路−内部論理回路兼用ブロック ６ 内部ブロック ７ 内部領域 ８ 素子 Ｌ１ ボンディングパッドピッチ Ｌ２ 出力ブロック幅 Ｌ３ 出力ブロック長 Ｌ４ 本発明による外部領域とボンディング領域の長
さ Ｌ５ 従来の外部領域とボンディング領域の長さ Ｌ６ 単列配置したボンディングパッドの最小間隔 Ｌ７ 単列配置したボンディングパッドとボンディン
グパッド間に配置した素子との距離
さ Ｌ５ 従来の外部領域とボンディング領域の長さ Ｌ６ 単列配置したボンディングパッドの最小間隔 Ｌ７ 単列配置したボンディングパッドとボンディン
グパッド間に配置した素子との距離
Claims (3)
- 【請求項１】 内部論理回路を構成する内部ブロック
と、入力回路と出力回路と、最小ピッチで千鳥状に配置
したボンディングパッドとを備える半導体集積回路装置
において、前記入力回路と前記内部論理回路の共有素子
を有している入力回路−内部論理回路兼用ブロックを前
記内部ブロックと交互に内部領域の最外周へ配置し、前
記入力回路と前記出力回路とからなる入出力ブロックと
出力回路のみからなる出力専用ブロックの２種類のブロ
ックをそれぞれ前記内部ブロックと前記入力回路−内部
論理回路兼用ブロックと対に配置し、前記千鳥状に配置
されたボンディングパッドの外周側を外部領域の入出力
ブロックと対に、内周側を外部領域の出力専用ブロック
と対に配置することを特徴とする半導体集積回路装置。 - 【請求項２】 前記千鳥状に配置したボンディングパッ
ドの外周側に対応する入出力ブロックの形状が、ボンデ
ィングパッド方向に凸形を有しており、内周側は外部領
域内に配置する請求項１記載の半導体集積回路装置。 - 【請求項３】 前記入力回路−内部論理回路兼用ブロッ
クは、入力回路の基準電位配線と内部回路の内部基準電
位配線を別々に有する請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338486A JP3130724B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338486A JP3130724B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202145A true JPH07202145A (ja) | 1995-08-04 |
| JP3130724B2 JP3130724B2 (ja) | 2001-01-31 |
Family
ID=18318612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05338486A Expired - Fee Related JP3130724B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130724B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
| US7869245B2 (en) | 2006-12-05 | 2011-01-11 | Oki Semiconductor Co., Ltd. | Semiconductor storage device with first and second pads arranged in proximity with first to fourth output transistors for reducing an excess region |
-
1993
- 1993-12-28 JP JP05338486A patent/JP3130724B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869245B2 (en) | 2006-12-05 | 2011-01-11 | Oki Semiconductor Co., Ltd. | Semiconductor storage device with first and second pads arranged in proximity with first to fourth output transistors for reducing an excess region |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130724B2 (ja) | 2001-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
| LAPS | Cancellation because of no payment of annual fees |