JPH0721053A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、システムボード上のバスへのアク
セスを、ＩＣＥが接続されるバスへのアクセスに高速に
切り替え、アクセス速度の異なるメモリに切り替えてエ
ミュレートする場合でも、同じクロック数で実行できる
情報処理装置を提供することを目的とする。 【構成】 アドレスデコーダ１１０は、特定のアドレス
空間にアクセスする場合にメモリ切替信号を出力する。
このメモリ切替信号に基づきバス制御部１０７は、外部
バスアクセスを制御する外部バス制御信号と、ＩＣＥバ
スを制御するＩＣＥバス制御信号を切り替える。これに
より、外部バスへのバスアクセスとＩＣＥバスへのバス
アクセスとを高速に切り替えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インサーキットエミュ
レーター（以下、ＩＣＥと略す）との接続に好適したバ
ス制御方式を用いた情報処理装置に関する。

【０００２】

【従来の技術】近年、電子技術及び情報処理技術の発展
によりマイクロコンピュータの利用が普及しており、製
品開発に際してインサーキットエミュレータ（ＩＣＥ：
In Cercuit Emulator）がよく用いられている。以下図
面を参照しながら、従来技術におけるＩＣＥを用いた情
報処理装置の一例について説明する。

【０００３】図３は従来の情報処理装置の構成を示す図
である。同図においてＣｈｉｐと記した破線内は、情報
処理装置の構成を示し、いわゆる１チップマイクロコン
ピュータ（以下、マイコンと略す）である。システムボ
ードと記した破線内は、マイコンが組み込まれたシステ
ムボードの構成を示す。ＩＣＥと記した破線内は、マイ
コンに接続されたＩＣＥの構成を示す。

【０００４】同図の全体は、システムボード上に組み込
まれたマイコンにＩＣＥが接続されている場合の構成を
示す。チップコア部１００１は、機械語命令を解読しＡ
ＬＵ等により演算を実行する。内蔵ＲＯＭ１００２は、
機械語命令および定数データなどを記憶する。

【０００５】周辺機能１００４は、データを格納する内
蔵ＲＡＭ１００３と、ＤＭＡＣ（ＤＭＡコントロー
ラ）、タイマー等からなる周辺機能である。外部バスイ
ンターフェイス部１００５は、本チップを実装したシス
テムボードとデータの受け渡しをする。ＩＣＥバスイン
ターフェイス部１００６は、本チップのＩＣＥとデータ
の受け渡しをする。

【０００６】バス制御部１００７は、チップコア部１０
０１、内蔵ＲＯＭ１００２、内蔵ＲＡＭ１００３及び周
辺機能１００４のオンチップ資源と、外部バス接続資源
と、ＩＣＥバス接続資源との間のバスアクセスを制御す
る。システム用メモリ１００８は、システムボード上に
あるメモリである。ＩＣＥ用メモリ１００９は、ＩＣＥ
上に実装されシステム用メモリの代わりに用いられる。

【０００７】アドレスデコーダ１０１０は、外部バス制
御信号に基づきアドレスを解読しメモリ切替信号を出力
して両メモリを切り替える。以上のように構成された従
来の情報処理装置について、チップコア部１００１がシ
ステム用メモリ１００８、ＩＣＥ用メモリ１００９から
デーダをロードする場合を例にとり、その動作について
説明する。

【０００８】（１）まず、チップコア部１００１がシス
テム用メモリ１００８上のデータをロードする場合につ
いて説明する。チップコア部１００１はアドレスを内部
アドレスバスに出力すると同時にバス制御部１００７に
バス起動信号を出力する。バス制御部１００７はバス起
動信号により外部バス制御信号を出力し、外部バスイン
ターフェイス部１００５は内蔵アドレスバス上のアドレ
スを外部アドレスバスに出力する。

【０００９】システム用メモリ１００８は外部バス制御
信号に基づき、外部アドレスバス上のアドレスを取り込
み、データを外部データバスに出力する。外部バスイン
ターフェイス部１００５は外部データバス上のデータを
内部データバスに出力し、チップコア部１００１は内部
データバス上のデータを入力し、データロードが完了す
る。

【００１０】（２）次に、チップコア部１００１がＩＣ
Ｅ用メモリ１００９上のモニタプログラムをロードする
場合について説明する。チップコア部１００１はアドレ
スを内部アドレスバスに出力すると同時にバス制御部１
００７にバス起動信号を出力する。バス制御部１００７
はバス起動信号によりＩＣＥバス制御信号を出力し、Ｉ
ＣＥバスインターフェイス部１００６は内蔵アドレスバ
ス上のアドレスをＩＣＥアドレスバスに出力する。

【００１１】ＩＣＥ用メモリ１００９はＩＣＥバス制御
信号に基づき、ＩＣＥアドレスバス上のアドレスを入力
し、モニタプログラムデータをＩＣＥデータバスに出力
する。ＩＣＥバスインターフェイス部１００６はＩＣＥ
データバス上のデータを内部データバスに出力し、チッ
プコア部１００１は内部データバス上のデータを入力
し、モニタプログラムデータのロードが完了する。

【００１２】（３）最後に、システムボード上にシステ
ム用メモリ１００８が実装されていない場合に、チップ
コア部１００１がシステム用メモリ１００８の代わりに
ＩＣＥ上のＩＣＥ用メモリ１００９でエミュレートする
場合のデータロードについて説明する。チップコア部１
００１はアドレスを内部アドレスバスに出力すると同時
にバス制御部１００７にバス起動信号を出力する。バス
制御部１００７はバス起動信号により外部バス制御信号
を出力し、外部バスインターフェイス部１００５は内蔵
アドレスバス上のアドレスを外部アドレスバスに出力す
る。

【００１３】ＩＣＥ上のアドレスデコーダ１０１０は外
部バス制御信号に基づき、外部アドレスバス上のアドレ
スを入力し、アドレスを解読しシステムボード上に実装
されていないメモリを指す所定のアドレスの場合にはメ
モリ切替信号を出力する。バス制御部１００７はメモリ
切替信号が入力されると、外部バス制御信号をネゲート
し、ＩＣＥバス制御信号を出力し、ＩＣＥバスインター
フェイス部１００６は内蔵アドレスバス上のアドレスを
ＩＣＥアドレスバスに出力する。

【００１４】ＩＣＥ用メモリ１００９はＩＣＥバス制御
信号に基づき、ＩＣＥアドレスバス上のアドレスを取り
込み、データをＩＣＥデータバスに出力する。ＩＣＥバ
スインターフェイス部１００６はＩＣＥデータバス上の
データを内部データバスに出力し、チップコア部１００
１は内部データバス上のデータを入力する。この一連の
動作により、システム用メモリ１００８の代わりにＩＣ
Ｅ用メモリ１００９からデータをロードする。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、外部アドレスバス上のアドレスをアド
レスデコーダが解読してアクセスすべきメモリを切り替
えているために、チップの動作周波数の向上にメモリ切
替が追いつかず、ＩＣＥ用メモリ使用時の性能向上が得
られないという問題を有していた。

【００１６】さらに、システムボード上のメモリとＩＣ
Ｅ上のメモリのアクセス時間（ウェイト数）が異なると
きには、ＩＣＥ用メモリでエミュレートした場合に動作
クロック数の違いにより、システム用メモリを用いた実
際の場合とで処理時間に違いが発生して正確なエミュレ
ーションができないという問題を有していた。上記の問
題点に鑑み本発明は、インサーキットエミュレーターと
の接続に好適したバス制御方式を用いた情報処理装置を
提供することを目的とする。

【００１７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の情報処理装置は、外部メモリに接続される
外部バスインターフェースと、インサーキットエミュレ
ータに使用されるＩＣＥ用メモリに接続されるＩＣＥバ
スインターフェースとを有する１チップの情報処理装置
であって、外部バスインターフェースを介して外部メモ
リにアクセスすべき場合に、アドレスを解読して所定の
範囲内のアドレスである場合には、ＩＣＥメモリへのア
クセスに切り替えることを指示するメモリ切替信号を出
力するアドレス解読手段と、メモリ切替信号に基づい
て、外部バスインターフェースを介した外部メモリアク
セスを、ＩＣＥバスインターフェースを介したＩＣＥ用
メモリアクセスに切り替える制御をするバス制御手段と
を備えている。

【００１８】前記情報処理装置はさらに、外部バスイン
ターフェースを介して外部メモリにアクセスすべき場合
に、アドレスを解読し前記所定の範囲内のアドレスで、
かつ予め定められた範囲内のアドレスである場合には、
ＩＣＥメモリへのアクセスにおけるウェイト数を切り替
えることを指示するウェイト切替信号を出力するウェイ
ト切替検出手段を備え、前記バス制御手段は、ウェイト
切替信号に基づいて、ＩＣＥメモリへのアクセスにおけ
るウェイト数を変更するように構成されていてもよい。

【００１９】

【作用】上記した手段により本発明の情報処理装置は、
アドレス解読手段は、チップ内部のアドレスおよびバス
起動信号を直接解読し、所定の範囲内のアドレスであれ
ば、メモリ切替信号を出力する。このメモリ切替信号に
基づいて、バス制御部は、外部メモリが接続されている
外部バスへのバスアクセスを、ＩＣＥ用メモリが接続さ
れているＩＣＥバスへのバスアクセスに切り替える制御
を行う。これにより、チップの動作周波数を容易に向上
でき、性能向上を図ることができる。

【００２０】さらに、ウェイト切替検出回路は、アクセ
スするメモリを切り替えた時に、アクセス速度が異なる
ことを予め定められた範囲内のアドレスであるかどうか
を調べることにより検出する。検出結果を受けて、バス
制御部は、メモリアクセスにおけるウェイト数を変更す
る。これにより、システムボード上のメモリをＩＣＥ上
のメモリに切り替えた場合でも、動作クロック数の違い
をウェイト数を制御することにより吸収でき、正確なエ
ミュレーションが可能となる。

【００２１】

【実施例】

（第１実施例）図１は本発明の第１の実施例における情
報処理装置の構成を示すブロック図である。同図におい
て、Ｃｈｉｐと記した破線内は、本発明の情報処理装置
の構成を示し、いわゆる１チップマイクロコンピュータ
（以下、本チップと略す）である。システムボードと記
した破線内は、本チップが実装されたシステムボードの
構成を示す。ＩＣＥと記した破線内は、本チップに接続
されたＩＣＥの構成を示す。また、同図の全体は、シス
テムボード上に実装された本チップにＩＣＥが接続され
ている場合の構成を示している。

【００２２】１０１はチップコア部であり、機械語命令
を解読しＡＬＵ等により演算を行ない、ロード／ストア
命令等の解読結果に従ってソース及びデスティネーショ
ンを接続するバスを選択的に起動すべきことを指示する
バス起動信号を出力する。１０２は内蔵ＲＯＭであり、
命令および定数データなどを格納している。１０３は内
蔵ＲＡＭであり、データを格納する。

【００２３】１０４は周辺機能であり、ＤＭＡＣ、タイ
マー等の周辺回路である。１０５は外部バスインターフ
ェイス部（以下、外部バスＩ／Ｆ部と略す）であり、本
チップとシステムボードとの間でデータの受け渡しをす
る。１０６はＩＣＥバスインターフェイス部（以下、Ｉ
ＣＥバスＩ／Ｆ部と略す）であり、本チップとＩＣＥと
の間でデータの受け渡しをする。

【００２４】１０７はバス制御部であり、チップコア部
１０１、内蔵ＲＯＭ１０２、内蔵ＲＡＭ１０３、周辺機
能１０４からなるのオンチップ資源、システム用メモリ
２０８などの外部バス接続資源、およびＩＣＥバス接続
資源の間のバスアクセスを制御する。１０８はシステム
用メモリであり、システムボード上に実装されている。

【００２５】１０９はＩＣＥ用メモリであり、ＩＣＥ上
に実装され、システム用メモリ１０８の代わりに用いら
れる。１１０はアドレスデコーダであり、チップコア部
１０１から出力されるアドレスおよびバス起動信号に基
づき、予め設定された所定のアドレス空間の場合にメモ
リ切替信号をバス制御部１０７に出力する。

【００２６】以上のように構成された情報処理装置につ
いて、以下、設計途中などの理由により、システムボー
ド上にシステム用メモリ１０８が実装されていない場合
に、システム用メモリ１０８の代わりにＩＣＥ上のＩＣ
Ｅ用メモリ１０９を用いてエミュレートする場合の、Ｉ
ＣＥ用メモリ１０９からチップコア部１０１へのデータ
ロードの動作について説明する。

【００２７】チップコア部１０１は、ロード命令の実行
に際して、アドレスを内部アドレスバスに出力すると同
時にバス制御部１０７にバス起動信号を出力する。それ
と同時に、アドレスデコーダ１１０はチップコア部１０
１が出力するバス起動信号に基づき、アドレスを解読し
メモリ切替を行なうことを示すメモリ切替信号をバス制
御部１０７に出力する。この場合、アドレスデコーダ１
１０は、メモリ切替信号を出力すべき前記所定のメモリ
アドレスとして、システム用メモリ１０８のアドレスの
全範囲がＩＣＥ内部に予め設定されているものとする。

【００２８】バス制御部１０７は本来なら、外部バス制
御信号を出力し、外部バスＩ／Ｆ部１０５を介してシス
テム用メモリ１０８に対してバスアクセスするはずであ
ったが、アドレスデコーダ１１０がメモリ切替信号を出
力しているので、外部バス制御信号を出力せずにＩＣＥ
バス制御信号を出力する。ＩＣＥバスＩ／Ｆ部１０６は
ＩＣＥバス制御信号が出力されているので、内蔵アドレ
スバス上のアドレスをＩＣＥアドレスバスに出力する。
ＩＣＥ用メモリ１０９はＩＣＥバス制御信号に基づき、
ＩＣＥアドレスバス上のアドレスを入力し、データをＩ
ＣＥデータバスに出力する。ＩＣＥバスインターフェイ
ス部１０６はＩＣＥデータバス上のデータを内部データ
バスに出力し、チップコア部１０１は内部データバス上
のデータを入力し、データロードが完了する。

【００２９】以上のように本実施例のよれば、本チップ
の内部でチップコア部１０１の出力するバス起動信号に
基づきアドレスを解読し、予め設定された所定のアドレ
ス空間の場合にメモリ切替信号をバス制御部１０７に出
力することにより、システム用メモリ１０８へのバスア
クセスをＩＣＥ用メモリ１０９へのバスアクセスに切り
替える。これにより、システムボード上にシステム用メ
モリ１０８が実装されていない場合に、ＩＣＥ上のＩＣ
Ｅ用メモリ１０９でエミュレートすることができる。ま
た、バス起動信号に基づいてメモリ切替を制御している
ことにより、メモリ切替の制御における余分な遅延を軽
減することができ、動作周波数を容易に向上できる。 （第２実施例）図２は本発明の第２の実施例を示す情報
処理装置の一構成を示すブロック図であり、基本的な構
成は第１の実施例と同じであるので、異なる点のみ説明
する。図１と異なるのは、ウェイト切替検出回路２１１
を設けた点と、バス制御部２０７に機能が追加されてい
る点である。

【００３０】ウェイト切替検出回路２１１は、アドレス
デコーダ２１０と同様にチップコア部２０１が出力する
バス起動信号に基づきアドレスを解読し、バスアクセス
速度が異なるＩＣＥメモリにバスアクセスを切り替える
べきアドレスである場合に、ウェイト切替信号を出力し
バス制御部２０７に通知する。バス制御部２０７は、第
１の実施例のバス制御部１０７の機能の他に、ウェイト
切替検出回路２１１からのウェイト切り替え信号が入力
されると、外部バス制御信号によりシステム用メモリ２
０８に対して付加されているウェイト数と同数のウェイ
ト数を、ＩＣＥバス制御信号によりＩＣＥ用メモリ２０
９に対して付加する機能が追加されている。

【００３１】以上のように構成された情報処理装置につ
いて、以下、システムボード上のシステム用メモリ２０
８をバスアクセス速度の異なるＩＣＥ上のＩＣＥ用メモ
リ２０９でエミュレートする場合のデータロードの動作
を説明する。チップコア部２０１のロード命令実行に際
して、バス制御部２０７は本来、外部バス制御信号を出
力し、外部バスインターフェイス部２０５よりシステム
用メモリ２０８に対してバスアクセスするはずであった
が、アドレスデコーダ２１０がメモリ切替信号を出力し
ているので、外部バス制御信号を出力せずにＩＣＥバス
制御信号を出力する。それと同時に、ウェイト切替検出
回路２１１がウェイト切替信号を出力しているので、外
部バス制御信号がシステム用メモリ２０８に対して付加
していたウェイト数を、ＩＣＥバス制御信号に付加す
る。ＩＣＥバスインターフェイス部２０６は、ＩＣＥバ
ス制御信号が出力されているので、内蔵アドレスバス上
のアドレスをＩＣＥアドレスバスに出力する。ＩＣＥ用
メモリ２０９は、ＩＣＥバス制御信号に基づき、ＩＣＥ
アドレスバス上のアドレスを入力し、データをＩＣＥデ
ータバスに出力する。

【００３２】このとき、ＩＣＥバス制御信号にはシステ
ム用メモリ２０８に対するウェイト数を付加されている
ので、ＩＣＥ用メモリ２０９は、システム用メモリ２０
８と同じアクセス速度でデータをアクセスすることがで
きる。ＩＣＥバスインターフェイス部２０６はＩＣＥデ
ータバス上のデータを内部データバスに出力し、チップ
コア部２０１は内部データバス上のデータを入力し、デ
ータロードが完了する。

【００３３】以上のように、ウェイト切替検出回路２１
１を設けることにより、システムボード上のシステム用
メモリ２０８をバスアクセス速度の異なるＩＣＥ上のＩ
ＣＥ用メモリ２０９でエミュレートする場合でも、シス
テム用メモリ２０８と同じアクセス速度でバスアクセス
できるので、正確なエミュレーションを行なうことがで
きる。

【００３４】

【発明の効果】以上のように本発明は、チップコア部か
ら出力されるアドレスおよびバス起動信号をチップ内部
で直接解読することにより、システムボードが接続され
ている外部バスへのバスアクセスを、ＩＣＥが接続され
ているＩＣＥバスへのバスアクセスに高速に切り替える
ことができるので、チップの動作周波数を容易に向上さ
せることができ、ＩＣＥの性能向上を図ることができる
という効果がある。

【００３５】さらに、アクセスするメモリを切り替えた
ときに、アクセス速度が異なることを検出するウェイト
切替検出回路を設けることにより、システムボード上の
メモリをＩＣＥ上のメモリに切り替えた場合でも、ウェ
イト数を制御することにより、動作クロック数の違いな
くすことにができ、正確なエミュレーションができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における情報処理装置の
構成を示すブロック図である。

【図２】本発明の第２の実施例における情報処理装置の
構成を示すブロック図である。

【図３】従来の情報処理装置を示すブロック図である。

【符号の説明】

１０１ チップコア部 １０２ 内蔵ＲＯＭ １０３ 内蔵ＲＡＭ １０４ 周辺機能 １０５ 外部バスインターフェイス部 １０６ ＩＣＥバスインターフェイス部 １０７ バス制御部 １０８ システム用メモリ １０９ ＩＣＥ用メモリ １１０ アドレスデコーダ ２０１ チップコア部 ２０２ 内蔵ＲＯＭ ２０３ 内蔵ＲＡＭ ２０４ 周辺機能 ２０５ 外部バスインターフェイス部 ２０６ ＩＣＥバスインターフェイス部 ２０７ バス制御部 ２０８ システム用メモリ ２０９ ＩＣＥ用メモリ ２１０ アドレスデコーダ ２１１ ウェイト切替検出回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部メモリに接続される外部バスインタ
   ーフェースと、インサーキットエミュレータに使用され
   るＩＣＥ用メモリに接続されるＩＣＥバスインターフェ
   ースとを有する１チップの情報処理装置であって、 外部バスインターフェースを介して外部メモリにアクセ
   スすべき場合に、アドレスを解読して所定の範囲内のア
   ドレスである場合には、ＩＣＥメモリへのアクセスに切
   り替えることを指示するメモリ切替信号を出力するアド
   レス解読手段と、 メモリ切替信号に基づいて、外部バスインターフェース
   を介した外部メモリアクセスを、ＩＣＥバスインターフ
   ェースを介したＩＣＥ用メモリアクセスに切り替える制
   御をするバス制御手段とを備えたことを特徴とする情報
   処理装置。
2. 【請求項２】 前記情報処理装置はさらに、 外部バスインターフェースを介して外部メモリにアクセ
   スすべき場合に、アドレスを解読し前記所定の範囲内の
   アドレスで、かつ予め定められた範囲内のアドレスであ
   る場合には、ＩＣＥメモリへのアクセスにおけるウェイ
   ト数を切り替えることを指示するウェイト切替信号を出
   力するウェイト切替検出手段を備え、 前記バス制御手段は、ウェイト切替信号に基づいて、Ｉ
   ＣＥメモリへのアクセスにおけるウェイト数を変更する
   ことを特徴とする請求項１記載の情報処理装置。