JPH07249640A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07249640A JPH07249640A JP3803294A JP3803294A JPH07249640A JP H07249640 A JPH07249640 A JP H07249640A JP 3803294 A JP3803294 A JP 3803294A JP 3803294 A JP3803294 A JP 3803294A JP H07249640 A JPH07249640 A JP H07249640A
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- insulating film
- drain electrode
- forming
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Abstract
(57)【要約】
【目的】 半導体装置に関し、ゲート電極とドレイン電
極の間を短縮して微細化し、また、半導体層をリセスエ
ッチングする際の電池効果を除去する。 【構成】 化合物半導体基板（１，２，３，４1 ，
４2 ）上に高濃度ドープＩｎＧａＡｓ層（５1 ，５2 ）
を形成し、その上に非合金化オーミック接続される導電
膜（６1 ，６2 ）を形成し、その上に絶縁被覆膜
（７1 ，７2 ）を形成し、この導電膜と絶縁被覆膜をパ
ターニングしてソース電極６1 とドレイン電極６2 を形
成し、ソース電極とドレイン電極の側壁に第１の絶縁膜
サイドウォール８1 ・・・を形成し、第１の絶縁膜サイ
ドウォールをマスクにしてＩｎＧａＡｓ層をエッチング
し、第１の絶縁膜サイドウォールの側壁に第２の絶縁膜
サイドウォール１０1 ・・・を形成し、この第２の絶縁
膜サイドウォールをマスクにして下層の半導体層
（４1 ，４2 ）をリセスエッチングし、ゲート電極１１
を形成する。
極の間を短縮して微細化し、また、半導体層をリセスエ
ッチングする際の電池効果を除去する。 【構成】 化合物半導体基板（１，２，３，４1 ，
４2 ）上に高濃度ドープＩｎＧａＡｓ層（５1 ，５2 ）
を形成し、その上に非合金化オーミック接続される導電
膜（６1 ，６2 ）を形成し、その上に絶縁被覆膜
（７1 ，７2 ）を形成し、この導電膜と絶縁被覆膜をパ
ターニングしてソース電極６1 とドレイン電極６2 を形
成し、ソース電極とドレイン電極の側壁に第１の絶縁膜
サイドウォール８1 ・・・を形成し、第１の絶縁膜サイ
ドウォールをマスクにしてＩｎＧａＡｓ層をエッチング
し、第１の絶縁膜サイドウォールの側壁に第２の絶縁膜
サイドウォール１０1 ・・・を形成し、この第２の絶縁
膜サイドウォールをマスクにして下層の半導体層
（４1 ，４2 ）をリセスエッチングし、ゲート電極１１
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
ＭＥＳＦＥＴやＨＥＭＴにおける微細な非合金化オーミ
ック電極構造およびその製造方法に関する。化合物半導
体装置、例えば、ＭＥＳＦＥＴやＨＥＭＴの集積回路化
のためにゲート長の微細化が要求されているが、化合物
半導体装置全体のサイズを微小化するためには、オーミ
ック電極を微細化することが要求される。また、オーミ
ック電極の微細化に伴って化合物半導体装置の製造工程
での異常の発生、特に、ウェット処理における電池効果
による異常エッチングが原因となるオーミック特性の劣
化が顕著になり問題になっている。
ＭＥＳＦＥＴやＨＥＭＴにおける微細な非合金化オーミ
ック電極構造およびその製造方法に関する。化合物半導
体装置、例えば、ＭＥＳＦＥＴやＨＥＭＴの集積回路化
のためにゲート長の微細化が要求されているが、化合物
半導体装置全体のサイズを微小化するためには、オーミ
ック電極を微細化することが要求される。また、オーミ
ック電極の微細化に伴って化合物半導体装置の製造工程
での異常の発生、特に、ウェット処理における電池効果
による異常エッチングが原因となるオーミック特性の劣
化が顕著になり問題になっている。
【０００２】本発明は、ＭＥＳＦＥＴやＨＥＭＴにおけ
る微細な非合金化オーミック電極構造、特に、スパッタ
リング法によって形成する高融点金属を電極として用い
て非合金化オーミックを形成する場合、高融点金属の電
極金属が上部絶縁膜と第１の絶縁膜サイドウォールで覆
われた合金オーミック電極構造を形成することにより、
従来構造よりもオーミック電極の微細化が容易になり、
かつ、その後のウェット処理における電池効果による化
合物半導体の異常エッチングが抑制でき、かつ、そのオ
ーミック電極構造をマスクにしたＩｎＧａＡｓ層の異方
性ドライエッチングと、第２の絶縁膜サイドウォールを
マスクにしたゲートのリセスエッチングにより、化合物
半導体装置の微細化が可能になる。
る微細な非合金化オーミック電極構造、特に、スパッタ
リング法によって形成する高融点金属を電極として用い
て非合金化オーミックを形成する場合、高融点金属の電
極金属が上部絶縁膜と第１の絶縁膜サイドウォールで覆
われた合金オーミック電極構造を形成することにより、
従来構造よりもオーミック電極の微細化が容易になり、
かつ、その後のウェット処理における電池効果による化
合物半導体の異常エッチングが抑制でき、かつ、そのオ
ーミック電極構造をマスクにしたＩｎＧａＡｓ層の異方
性ドライエッチングと、第２の絶縁膜サイドウォールを
マスクにしたゲートのリセスエッチングにより、化合物
半導体装置の微細化が可能になる。
【０００３】
【従来の技術】図３は、従来の高融点金属を用いた非合
金化オーミック電極を有するＨＥＭＴの説明図であり、
（Ａ），（Ｂ）は各工程を示している。この図の２１は
ＧａＡｓ基板、２２はｉ−ＧａＡｓ層、２３はｎ+ −Ａ
ｌＧａＡｓ層、２４はＧａＡｓ層、２４1 ，２４2 はキ
ャップ層、２４3 はリセス、２４4 は異常エッチング
部、２５はｎ+ −ＩｎＧａＡｓ層、２５1 ，２５2 はオ
ーミックコンタクト層、２６1 ，２６2 は絶縁領域、２
７はＳｉＯＮ膜、２７1 ，２７2 はコンタクトホール、
２７3 は開口、２８はＷＳｉ膜、２８1 はソース電極、
２８2 はドレイン電極、２９はＷＳｉ膜、２９1 はゲー
ト電極である。
金化オーミック電極を有するＨＥＭＴの説明図であり、
（Ａ），（Ｂ）は各工程を示している。この図の２１は
ＧａＡｓ基板、２２はｉ−ＧａＡｓ層、２３はｎ+ −Ａ
ｌＧａＡｓ層、２４はＧａＡｓ層、２４1 ，２４2 はキ
ャップ層、２４3 はリセス、２４4 は異常エッチング
部、２５はｎ+ −ＩｎＧａＡｓ層、２５1 ，２５2 はオ
ーミックコンタクト層、２６1 ，２６2 は絶縁領域、２
７はＳｉＯＮ膜、２７1 ，２７2 はコンタクトホール、
２７3 は開口、２８はＷＳｉ膜、２８1 はソース電極、
２８2 はドレイン電極、２９はＷＳｉ膜、２９1 はゲー
ト電極である。
【０００４】この説明図によって従来の高融点金属を用
いた非合金化オーミック電極を有するＨＥＭＴの構成を
その製造方法とともに説明する。
いた非合金化オーミック電極を有するＨＥＭＴの構成を
その製造方法とともに説明する。
【０００５】まず、ＧａＡｓ基板２１の上に二次元電子
ガスを生じるｉ−ＧａＡｓ層２２を成長し、その上に電
子供給層としてｎ+ −ＡｌＧａＡｓ層２３を成長し、そ
の上にキャップ層としてＧａＡｓ層２４を成長し、その
上にオーミック層としてｎ+−ＩｎＧａＡｓ層２５を成
長し、ＨＥＭＴを形成する領域をレジスト膜で覆った状
態で、酸素をイオン注入してＨＥＭＴ形成領域を画定す
る絶縁領域２６1 ，２６2 を形成する。
ガスを生じるｉ−ＧａＡｓ層２２を成長し、その上に電
子供給層としてｎ+ −ＡｌＧａＡｓ層２３を成長し、そ
の上にキャップ層としてＧａＡｓ層２４を成長し、その
上にオーミック層としてｎ+−ＩｎＧａＡｓ層２５を成
長し、ＨＥＭＴを形成する領域をレジスト膜で覆った状
態で、酸素をイオン注入してＨＥＭＴ形成領域を画定す
る絶縁領域２６1 ，２６2 を形成する。
【０００６】次いで、ｎ+ −ＩｎＧａＡｓ層２５を残存
すべき領域にレジスト膜を形成し、ウェットエッチング
することによって、ゲート電極２９1 を形成する予定の
領域近傍のｎ+ −ＩｎＧａＡｓ層２５を除去して、オー
ミックコンタクト層２５1 ，２５2 を形成する。
すべき領域にレジスト膜を形成し、ウェットエッチング
することによって、ゲート電極２９1 を形成する予定の
領域近傍のｎ+ −ＩｎＧａＡｓ層２５を除去して、オー
ミックコンタクト層２５1 ，２５2 を形成する。
【０００７】次いで、ＣＶＤ法によって層間絶縁膜とな
るＳｉＯＮ膜２７を形成し、ソース電極２８1 とドレイ
ン電極２８2 を形成する予定のオーミックコンタクト層
２５ 1 ，２５2 に達するコンタクトホール２７1 ，２７
2 を形成する。
るＳｉＯＮ膜２７を形成し、ソース電極２８1 とドレイ
ン電極２８2 を形成する予定のオーミックコンタクト層
２５ 1 ，２５2 に達するコンタクトホール２７1 ，２７
2 を形成する。
【０００８】次いで、コンタクトホール２７1 ，２７2
を有するＳｉＯＮ膜２７の上の全面にスパッタリング法
によってＷＳｉ膜２８を形成し、このＷＳｉ膜２８をパ
ターニングして、位置合わせの余裕を持たせるためにＴ
型のソース電極２８1 とドレイン電極２８2 を形成す
る。
を有するＳｉＯＮ膜２７の上の全面にスパッタリング法
によってＷＳｉ膜２８を形成し、このＷＳｉ膜２８をパ
ターニングして、位置合わせの余裕を持たせるためにＴ
型のソース電極２８1 とドレイン電極２８2 を形成す
る。
【０００９】次いで、フォトリソグラフィー技術によっ
てＳｉＯＮ膜２７のゲート電極２９ 1 を形成する予定の
部分に開口２７3 を形成し、このＳｉＯＮ膜２７の開口
２７ 3 中のＧａＡｓ層２４をｎ+ −ＡｌＧａＡｓ層２３
に表面が露出するまでウェットエッチング（リセス２４
1 ）してキャップ層２４1 ，２４2 を形成する（以上、
図３（Ａ）参照）。
てＳｉＯＮ膜２７のゲート電極２９ 1 を形成する予定の
部分に開口２７3 を形成し、このＳｉＯＮ膜２７の開口
２７ 3 中のＧａＡｓ層２４をｎ+ −ＡｌＧａＡｓ層２３
に表面が露出するまでウェットエッチング（リセス２４
1 ）してキャップ層２４1 ，２４2 を形成する（以上、
図３（Ａ）参照）。
【００１０】開口２７3 とリセス２４1 を有するＳｉＯ
Ｎ膜２７の上の全面にスパッタリング法によってＷＳｉ
膜２９を形成し、パターニングすることによってゲート
電極２９1 を形成する。
Ｎ膜２７の上の全面にスパッタリング法によってＷＳｉ
膜２９を形成し、パターニングすることによってゲート
電極２９1 を形成する。
【００１１】
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法においては、位置合わせの余裕を持
たせるためにソース電極２８1 とドレイン電極２８2 お
よびゲート電極２９1 をＴ型に形成するため、各電極の
傘の部分によって、ゲート電極２９1 とソース電極２８
1 、ドレイン電極２８2 の間の短縮化が制限され、半導
体装置全体の微細化が困難になる。
導体装置の製造方法においては、位置合わせの余裕を持
たせるためにソース電極２８1 とドレイン電極２８2 お
よびゲート電極２９1 をＴ型に形成するため、各電極の
傘の部分によって、ゲート電極２９1 とソース電極２８
1 、ドレイン電極２８2 の間の短縮化が制限され、半導
体装置全体の微細化が困難になる。
【００１２】また、ＳｉＯＮ膜２７の開口２７3 中のＧ
ａＡｓ層２４をｎ+ −ＡｌＧａＡｓ層２３に表面が露出
するまで除去する工程としてウェットエッチングを用い
ているため微細加工に好ましくない。
ａＡｓ層２４をｎ+ −ＡｌＧａＡｓ層２３に表面が露出
するまで除去する工程としてウェットエッチングを用い
ているため微細加工に好ましくない。
【００１３】また、ソース電極２８1 とドレイン電極２
８2 を形成した後に、これらの電極の傘型の表面が露出
している状態で、ＧａＡｓ層２４をｎ+ −ＡｌＧａＡｓ
層２３に表面が露出するまでウェットエッチングによっ
て除去する際、半導体層間のイオン化傾向の差によって
生じる電池効果によって異常エッチング部２４4 が発生
し、ソース電極２８1 やドレイン電極２８2 の抵抗を増
大させ、ゲート電極の有効面積を不安定にする等の問題
を生じる。
８2 を形成した後に、これらの電極の傘型の表面が露出
している状態で、ＧａＡｓ層２４をｎ+ −ＡｌＧａＡｓ
層２３に表面が露出するまでウェットエッチングによっ
て除去する際、半導体層間のイオン化傾向の差によって
生じる電池効果によって異常エッチング部２４4 が発生
し、ソース電極２８1 やドレイン電極２８2 の抵抗を増
大させ、ゲート電極の有効面積を不安定にする等の問題
を生じる。
【００１４】本発明は、ゲート電極とソース電極、ドレ
イン電極の間を短縮することによって微細化し、また、
ＧａＡｓ層等の半導体層をリセスエッチングする際の電
池効果を除去して安定な特性を有する半導体装置を提供
することを目的とする。
イン電極の間を短縮することによって微細化し、また、
ＧａＡｓ層等の半導体層をリセスエッチングする際の電
池効果を除去して安定な特性を有する半導体装置を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明にかかる半導体装
置においては、化合物半導体基板上に形成された高濃度
ドーピングＩｎＧａＡｓ層の上に非合金化オーミック接
続される導電体のソース電極とドレイン電極を有し、該
ソース電極とドレイン電極の上面が絶縁被覆膜によって
覆われ、その側壁が第１の絶縁膜サイドウォールによっ
て覆われている構成を採用した。
置においては、化合物半導体基板上に形成された高濃度
ドーピングＩｎＧａＡｓ層の上に非合金化オーミック接
続される導電体のソース電極とドレイン電極を有し、該
ソース電極とドレイン電極の上面が絶縁被覆膜によって
覆われ、その側壁が第１の絶縁膜サイドウォールによっ
て覆われている構成を採用した。
【００１６】また、本発明にかかる他の半導体装置にお
いては、化合物半導体基板上に形成された高濃度ドーピ
ングＩｎＧａＡｓ層の上に非合金化オーミック接続され
る導電体のソース電極とドレイン電極を有し、該ソース
電極とドレイン電極の上面が絶縁被覆膜によって覆わ
れ、その側壁が第１の絶縁膜サイドウォールによって覆
われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイドウォー
ルにセルフアライン的に除去されている構成を採用し
た。
いては、化合物半導体基板上に形成された高濃度ドーピ
ングＩｎＧａＡｓ層の上に非合金化オーミック接続され
る導電体のソース電極とドレイン電極を有し、該ソース
電極とドレイン電極の上面が絶縁被覆膜によって覆わ
れ、その側壁が第１の絶縁膜サイドウォールによって覆
われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイドウォー
ルにセルフアライン的に除去されている構成を採用し
た。
【００１７】そして、また、本発明にかかる他の半導体
装置においては、化合物半導体基板上に形成された高濃
度ドーピングＩｎＧａＡｓ層の上に非合金化オーミック
接続される導電体のソース電極とドレイン電極を有し、
該ソース電極とドレイン電極の上面が絶縁被覆膜によっ
て覆われ、その側壁が第１の絶縁膜サイドウォールによ
って覆われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイド
ウォールにセルフアライン的に除去され、該第１の絶縁
膜サイドウォールの側壁に形成された第２の絶縁膜サイ
ドウォールにセルフアライン的にゲートリセスが形成さ
れている構成を採用した。
装置においては、化合物半導体基板上に形成された高濃
度ドーピングＩｎＧａＡｓ層の上に非合金化オーミック
接続される導電体のソース電極とドレイン電極を有し、
該ソース電極とドレイン電極の上面が絶縁被覆膜によっ
て覆われ、その側壁が第１の絶縁膜サイドウォールによ
って覆われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイド
ウォールにセルフアライン的に除去され、該第１の絶縁
膜サイドウォールの側壁に形成された第２の絶縁膜サイ
ドウォールにセルフアライン的にゲートリセスが形成さ
れている構成を採用した。
【００１８】本発明にかかる半導体装置の製造方法にお
いては、化合物半導体基板上にエピタキシャル成長法に
よって高濃度ドーピングＩｎＧａＡｓ層を形成する工程
と、その上にスパッタリング法によって非合金化オーミ
ック接続される導電膜を形成する工程と、その上に絶縁
被覆膜を形成する工程と、該導電膜と絶縁被覆膜の２層
膜をパターニングすることによってソース電極とドレイ
ン電極を形成する工程と、該ソース電極とドレイン電極
の側壁に第１の絶縁膜サイドウォールを形成する工程を
採用した。
いては、化合物半導体基板上にエピタキシャル成長法に
よって高濃度ドーピングＩｎＧａＡｓ層を形成する工程
と、その上にスパッタリング法によって非合金化オーミ
ック接続される導電膜を形成する工程と、その上に絶縁
被覆膜を形成する工程と、該導電膜と絶縁被覆膜の２層
膜をパターニングすることによってソース電極とドレイ
ン電極を形成する工程と、該ソース電極とドレイン電極
の側壁に第１の絶縁膜サイドウォールを形成する工程を
採用した。
【００１９】また、本発明にかかる他の半導体装置の製
造方法においては、化合物半導体基板上にエピタキシャ
ル成長法によって高濃度ドーピングＩｎＧａＡｓ層を形
成する工程と、その上にスパッタリング法によって非合
金化オーミック接続される導電膜を形成する工程と、そ
の上に絶縁被覆膜を形成する工程と、該導電膜と絶縁被
覆膜の２層膜をパターニングすることによってソース電
極とドレイン電極を形成する工程と、該ソース電極とド
レイン電極の側壁に第１の絶縁膜サイドウォールを形成
する工程と、該ソース電極とドレイン電極と第１の絶縁
膜サイドウォールをマスクにしてＩｎＧａＡｓ層をセル
フアライン的に異方性ドライエッチングによって除去す
る工程を採用した。
造方法においては、化合物半導体基板上にエピタキシャ
ル成長法によって高濃度ドーピングＩｎＧａＡｓ層を形
成する工程と、その上にスパッタリング法によって非合
金化オーミック接続される導電膜を形成する工程と、そ
の上に絶縁被覆膜を形成する工程と、該導電膜と絶縁被
覆膜の２層膜をパターニングすることによってソース電
極とドレイン電極を形成する工程と、該ソース電極とド
レイン電極の側壁に第１の絶縁膜サイドウォールを形成
する工程と、該ソース電極とドレイン電極と第１の絶縁
膜サイドウォールをマスクにしてＩｎＧａＡｓ層をセル
フアライン的に異方性ドライエッチングによって除去す
る工程を採用した。
【００２０】この場合、異方性ドライエッチングガスに
ＣＨ4 ，Ｈ2 ，ＣＯ2 の混合ガスを用いることができ
る。
ＣＨ4 ，Ｈ2 ，ＣＯ2 の混合ガスを用いることができ
る。
【００２１】そして、また、本発明にかかる他の半導体
装置の製造方法においては、化合物半導体基板上にエピ
タキシャル成長法によって高濃度ドーピングＩｎＧａＡ
ｓ層を形成する工程と、その上にスパッタリング法によ
って非合金化オーミック接続される導電膜を形成する工
程と、その上に絶縁被覆膜を形成する工程と、該導電膜
と絶縁被覆膜の２層膜をパターニングすることによって
ソース電極とドレイン電極を形成する工程と、該ソース
電極とドレイン電極の側壁に第１の絶縁膜サイドウォー
ルを形成する工程と、該ソース電極とドレイン電極と第
１の絶縁膜サイドウォールをマスクにしてＩｎＧａＡｓ
層をセルフアライン的に異方性ドライエッチングによっ
て除去する工程と、該第１の絶縁膜サイドウォールの側
壁に第２の絶縁膜サイドウォールを形成する工程と、該
ソース電極とドレイン電極と第２の絶縁膜サイドウォー
ルをマスクにしてゲートのリセスエッチングを行う工程
を採用した。
装置の製造方法においては、化合物半導体基板上にエピ
タキシャル成長法によって高濃度ドーピングＩｎＧａＡ
ｓ層を形成する工程と、その上にスパッタリング法によ
って非合金化オーミック接続される導電膜を形成する工
程と、その上に絶縁被覆膜を形成する工程と、該導電膜
と絶縁被覆膜の２層膜をパターニングすることによって
ソース電極とドレイン電極を形成する工程と、該ソース
電極とドレイン電極の側壁に第１の絶縁膜サイドウォー
ルを形成する工程と、該ソース電極とドレイン電極と第
１の絶縁膜サイドウォールをマスクにしてＩｎＧａＡｓ
層をセルフアライン的に異方性ドライエッチングによっ
て除去する工程と、該第１の絶縁膜サイドウォールの側
壁に第２の絶縁膜サイドウォールを形成する工程と、該
ソース電極とドレイン電極と第２の絶縁膜サイドウォー
ルをマスクにしてゲートのリセスエッチングを行う工程
を採用した。
【００２２】
【作用】図１は、本発明の半導体装置の原理説明図であ
る。この図の１はＧａＡｓ基板、２はｉ−ＧａＡｓ層、
３はｎ+ −ＡｌＧａＡｓ層、４1 ，４2 はキャップ層、
４3 はリセス、５1 ，５2 はオーミックコンタクト層、
６1 はソース電極、６2 はドレイン電極、７1 ，７2 は
絶縁被覆膜、８1 ，８2 ，８3 ，８4 は第１の絶縁膜サ
イドウォール、９1 ，９2 は絶縁領域、１０ 1 ，１
０2 ，１０3 ，１０4 は第２の絶縁膜サイドウォール、
１１はゲート電極である。
る。この図の１はＧａＡｓ基板、２はｉ−ＧａＡｓ層、
３はｎ+ −ＡｌＧａＡｓ層、４1 ，４2 はキャップ層、
４3 はリセス、５1 ，５2 はオーミックコンタクト層、
６1 はソース電極、６2 はドレイン電極、７1 ，７2 は
絶縁被覆膜、８1 ，８2 ，８3 ，８4 は第１の絶縁膜サ
イドウォール、９1 ，９2 は絶縁領域、１０ 1 ，１
０2 ，１０3 ，１０4 は第２の絶縁膜サイドウォール、
１１はゲート電極である。
【００２３】この原理説明図によって本発明の半導体装
置の製造方法の説明を兼ねてその構成を説明する。
置の製造方法の説明を兼ねてその構成を説明する。
【００２４】ＧａＡｓ基板１の上にｉ−ＧａＡｓ層２、
ｎ+ −ＡｌＧａＡｓ層３、ＧａＡｓ層（４1 ，４2 ）、
ｎ+ −ＩｎＧａＡｓ層（５1 ，５2 ）を成長し、その上
の全面にＷＳｉ層（６1 ，６2 ）とＳｉＯＮ膜（７1 ，
７2 ）を形成し、このＷＳｉ層とＳｉＯＮ膜をパターニ
ングすることによって、絶縁被覆膜７1 ，７2 を有する
ソース電極６1 とドレイン電極６2 を形成する。
ｎ+ −ＡｌＧａＡｓ層３、ＧａＡｓ層（４1 ，４2 ）、
ｎ+ −ＩｎＧａＡｓ層（５1 ，５2 ）を成長し、その上
の全面にＷＳｉ層（６1 ，６2 ）とＳｉＯＮ膜（７1 ，
７2 ）を形成し、このＷＳｉ層とＳｉＯＮ膜をパターニ
ングすることによって、絶縁被覆膜７1 ，７2 を有する
ソース電極６1 とドレイン電極６2 を形成する。
【００２５】その上の全面にＳｉＯＮ膜を堆積し、これ
にＲＩＥを施すことによって、ソース電極６1 、ドレイ
ン電極６2 の側壁に第１の絶縁膜サイドウォール８1 ，
８2，８3 ，８4 を形成して、絶縁被覆膜７1 ，７2 と
第１の絶縁膜サイドウォール８1 ，８2 ，８3 ，８4 に
よって覆われたソース電極６1 とドレイン電極６2 を形
成する。ソース電極６1 、ドレイン電極６2 の間をレジ
ストによって覆った状態で酸素をイオン注入して絶縁領
域９1 ，９2 を形成する。
にＲＩＥを施すことによって、ソース電極６1 、ドレイ
ン電極６2 の側壁に第１の絶縁膜サイドウォール８1 ，
８2，８3 ，８4 を形成して、絶縁被覆膜７1 ，７2 と
第１の絶縁膜サイドウォール８1 ，８2 ，８3 ，８4 に
よって覆われたソース電極６1 とドレイン電極６2 を形
成する。ソース電極６1 、ドレイン電極６2 の間をレジ
ストによって覆った状態で酸素をイオン注入して絶縁領
域９1 ，９2 を形成する。
【００２６】第１の絶縁膜サイドウォール８1 ，８2 ，
８3 ，８4 をマスクにして、ｎ+ −ＩｎＧａＡｓ層（５
1 ，５2 ）をセルフアライン的に異方性ドライエッチン
グしてオーミックコンタクト層５1 ，５2 を形成する。
８3 ，８4 をマスクにして、ｎ+ −ＩｎＧａＡｓ層（５
1 ，５2 ）をセルフアライン的に異方性ドライエッチン
グしてオーミックコンタクト層５1 ，５2 を形成する。
【００２７】その上の全面にＳｉＯＮ膜を堆積し、これ
にＲＩＥを施すことによって、第１の絶縁膜サイドウォ
ール８1 ，８2 ，８3 ，８4 とオーミックコンタクト層
５1，５2 の側壁に第２の絶縁膜サイドウォール１
０1 ，１０2 ，１０3 ，１０4 を形成する。
にＲＩＥを施すことによって、第１の絶縁膜サイドウォ
ール８1 ，８2 ，８3 ，８4 とオーミックコンタクト層
５1，５2 の側壁に第２の絶縁膜サイドウォール１
０1 ，１０2 ，１０3 ，１０4 を形成する。
【００２８】第２の絶縁膜サイドウォール１０1 ，１０
2 ，１０3 ，１０4 をマスクにしてＧａＡｓ層（４1 ，
４2 ）をエッチング（リセス４3 ）してキャップ層
４1 ，４ 2 を形成する。
2 ，１０3 ，１０4 をマスクにしてＧａＡｓ層（４1 ，
４2 ）をエッチング（リセス４3 ）してキャップ層
４1 ，４ 2 を形成する。
【００２９】全表面にＷＳｉ膜を形成し、パターニング
することによってゲート電極１１を形成して半導体装置
（ＨＥＭＴ）を完成する。
することによってゲート電極１１を形成して半導体装置
（ＨＥＭＴ）を完成する。
【００３０】本発明によると、絶縁膜で覆われたソース
電極６1 、ドレイン電極６2 （オーミック電極）を採用
して電極の傘の部分を無くするため、オーミック電極を
微細化し、オーミック電極とゲート電極の間の距離を短
縮化することが可能で、その結果半導体装置を微細化す
ることができる。
電極６1 、ドレイン電極６2 （オーミック電極）を採用
して電極の傘の部分を無くするため、オーミック電極を
微細化し、オーミック電極とゲート電極の間の距離を短
縮化することが可能で、その結果半導体装置を微細化す
ることができる。
【００３１】また、絶縁膜サイドウォールを有するソー
ス電極とドレイン電極をマスクにしてｎ+ −ＩｎＧａＡ
ｓ層（５1 ，５2 ）をエッチングすることによって微細
加工することが容易になる。
ス電極とドレイン電極をマスクにしてｎ+ −ＩｎＧａＡ
ｓ層（５1 ，５2 ）をエッチングすることによって微細
加工することが容易になる。
【００３２】また、ソース電極６1 、ドレイン電極６2
を絶縁膜で覆った状態でＧａＡｓ層（４1 ，４2 ）をウ
ェットエッチングすることにより、電池効果による異常
エッチングが発生するのを防止することができる。
を絶縁膜で覆った状態でＧａＡｓ層（４1 ，４2 ）をウ
ェットエッチングすることにより、電池効果による異常
エッチングが発生するのを防止することができる。
【００３３】また、ソース電極６1 、ドレイン電極６2
を第１の絶縁膜サイドウォールと第２の絶縁膜サイドウ
ォールによって覆った状態で、これをマスクにしてゲー
トリセスを形成すると、ゲートリセスの幅、すなわちゲ
ート長の精度を向上することができる。
を第１の絶縁膜サイドウォールと第２の絶縁膜サイドウ
ォールによって覆った状態で、これをマスクにしてゲー
トリセスを形成すると、ゲートリセスの幅、すなわちゲ
ート長の精度を向上することができる。
【００３４】
【実施例】以下、本発明の実施例を説明する。図２は、
本発明の一実施例の半導体装置の製造工程説明図であ
り、（Ａ）〜（Ｄ）は各工程を示している。この図の１
はＧａＡｓ基板、２はｉ−ＧａＡｓ層、３はｎ+ −Ａｌ
ＧａＡｓ層、４はＧａＡｓ層、４1 ，４2 はキャップ
層、５はｎ+ −ＩｎＧａＡｓ層、５1，５2 はオーミッ
クコンタクト層、６はＷＳｉ層、６1 はソース電極、６
2 はドレイン電極、７はＳｉＯＮ膜、７1 ，７2 は絶縁
被覆膜、８1 ，８2 ，８3 ，８ 4 は第１の絶縁膜サイド
ウォール、９1 ，９2 は絶縁領域、１０1 ，１０2 ，１
０3 ，１０4 は第２の絶縁膜サイドウォールである。
本発明の一実施例の半導体装置の製造工程説明図であ
り、（Ａ）〜（Ｄ）は各工程を示している。この図の１
はＧａＡｓ基板、２はｉ−ＧａＡｓ層、３はｎ+ −Ａｌ
ＧａＡｓ層、４はＧａＡｓ層、４1 ，４2 はキャップ
層、５はｎ+ −ＩｎＧａＡｓ層、５1，５2 はオーミッ
クコンタクト層、６はＷＳｉ層、６1 はソース電極、６
2 はドレイン電極、７はＳｉＯＮ膜、７1 ，７2 は絶縁
被覆膜、８1 ，８2 ，８3 ，８ 4 は第１の絶縁膜サイド
ウォール、９1 ，９2 は絶縁領域、１０1 ，１０2 ，１
０3 ，１０4 は第２の絶縁膜サイドウォールである。
【００３５】この製造工程説明図によって本発明の一実
施例の半導体装置の製造方法を説明する。
施例の半導体装置の製造方法を説明する。
【００３６】第１工程（図２（Ａ）参照） ＧａＡｓ基板１の上にｉ−ＧａＡｓ層２、ｎ+ −ＡｌＧ
ａＡｓ層３、ＧａＡｓ層４、ｎ+ −ＩｎＧａＡｓ層５を
成長する。ｎ+ −ＩｎＧａＡｓ層５の上の全面にＷＳｉ
層６とＳｉＯＮ膜７を形成し、ＷＳｉ層６とＳｉＯＮ膜
７をパターニングすることによって絶縁被覆膜７1 ，７
2を有するソース電極６1 、ドレイン電極６2 を形成す
る。
ａＡｓ層３、ＧａＡｓ層４、ｎ+ −ＩｎＧａＡｓ層５を
成長する。ｎ+ −ＩｎＧａＡｓ層５の上の全面にＷＳｉ
層６とＳｉＯＮ膜７を形成し、ＷＳｉ層６とＳｉＯＮ膜
７をパターニングすることによって絶縁被覆膜７1 ，７
2を有するソース電極６1 、ドレイン電極６2 を形成す
る。
【００３７】その上の全面にＣＶＤ法によってＳｉＯＮ
膜を堆積し、これにＲＩＥを施すことによって、ソース
電極６1 、ドレイン電極６2 の側壁に第１の絶縁膜サイ
ドウォール８1 ，８2 ，８3 ，８4 を形成することによ
り、絶縁被覆膜７1 ，７2 と第１の絶縁膜サイドウォー
ル８1 ，８2 ，８3 ，８4 によって覆われたソース電極
６1 、ドレイン電極６2 を形成する。ソース電極６1 、
ドレイン電極６2 の間をレジストによって覆った状態で
酸素をイオン注入して絶縁領域９1 ，９2 を形成する。
膜を堆積し、これにＲＩＥを施すことによって、ソース
電極６1 、ドレイン電極６2 の側壁に第１の絶縁膜サイ
ドウォール８1 ，８2 ，８3 ，８4 を形成することによ
り、絶縁被覆膜７1 ，７2 と第１の絶縁膜サイドウォー
ル８1 ，８2 ，８3 ，８4 によって覆われたソース電極
６1 、ドレイン電極６2 を形成する。ソース電極６1 、
ドレイン電極６2 の間をレジストによって覆った状態で
酸素をイオン注入して絶縁領域９1 ，９2 を形成する。
【００３８】第２工程（図２（Ｂ）参照） 第１工程で形成した第１の絶縁膜サイドウォール８1 ，
８2 ，８3 ，８4 をマスクにして、ｎ+ −ＩｎＧａＡｓ
層５をセルフアライン的に異方性ドライエッチングして
除去してオーミックコンタクト層５1 ，５2 を形成す
る。この際、ＣＨ4 とＨ2 とＣＯ2 の混合ガスをエッチ
ングガスとして用いると、良好な異方性ドライエッチン
グが可能である。
８2 ，８3 ，８4 をマスクにして、ｎ+ −ＩｎＧａＡｓ
層５をセルフアライン的に異方性ドライエッチングして
除去してオーミックコンタクト層５1 ，５2 を形成す
る。この際、ＣＨ4 とＨ2 とＣＯ2 の混合ガスをエッチ
ングガスとして用いると、良好な異方性ドライエッチン
グが可能である。
【００３９】第３工程（図２（Ｃ）参照） その上の全面にＣＶＤ法によってＳｉＯＮ膜を堆積し、
これにＲＩＥを施すことによって、第１の絶縁膜サイド
ウォール８1 ，８2 ，８3 ，８4 とオーミックコンタク
ト層５1 ，５2 の側壁に第２の絶縁膜サイドウォール１
０1 ，１０2 ，１０3 ，１０4 を形成する。
これにＲＩＥを施すことによって、第１の絶縁膜サイド
ウォール８1 ，８2 ，８3 ，８4 とオーミックコンタク
ト層５1 ，５2 の側壁に第２の絶縁膜サイドウォール１
０1 ，１０2 ，１０3 ，１０4 を形成する。
【００４０】第４工程（図２（Ｄ）参照） 第２の絶縁膜サイドウォール１０1 ，１０2 ，１０3 ，
１０4 をマスクにしてＧａＡｓ層４をエッチングするこ
とによってリセス４3 を形成して、キャップ層４1 ，４
2 を形成する。
１０4 をマスクにしてＧａＡｓ層４をエッチングするこ
とによってリセス４3 を形成して、キャップ層４1 ，４
2 を形成する。
【００４１】その後、全表面にＷＳｉ膜を形成し、パタ
ーニングすることによってゲート電極を形成して半導体
装置（ＨＥＭＴ）を完成する（図１参照）。
ーニングすることによってゲート電極を形成して半導体
装置（ＨＥＭＴ）を完成する（図１参照）。
【００４２】この実施例における数値の一例を示すと、
ＧａＡｓ基板１の上にｉ−ＧａＡｓ層２、ｎ+ −Ａｌ
ＧａＡｓ層３、ＧａＡｓ層４を成長した、いわゆるＨＥ
ＭＴエピ上に膜厚１０００Åのｎ+ −ＩｎＧａＡｓ層５
を成長し、その上に、膜厚１０００ÅのＷＳｉ層６を形
成し、その上に膜厚２０００ÅのＳｉＯＮ膜７を形成し
た。
ＧａＡｓ基板１の上にｉ−ＧａＡｓ層２、ｎ+ −Ａｌ
ＧａＡｓ層３、ＧａＡｓ層４を成長した、いわゆるＨＥ
ＭＴエピ上に膜厚１０００Åのｎ+ −ＩｎＧａＡｓ層５
を成長し、その上に、膜厚１０００ÅのＷＳｉ層６を形
成し、その上に膜厚２０００ÅのＳｉＯＮ膜７を形成し
た。
【００４３】この実施例の半導体装置においては、絶縁
膜で覆われたオーミック電極構造を採用することによ
り、電極の傘の部分が無くなり、オーミック電極自体を
微細化し、オーミック電極とゲート電極の間の距離を短
縮化することが可能になり、半導体装置を微細化するこ
とが容易になる。
膜で覆われたオーミック電極構造を採用することによ
り、電極の傘の部分が無くなり、オーミック電極自体を
微細化し、オーミック電極とゲート電極の間の距離を短
縮化することが可能になり、半導体装置を微細化するこ
とが容易になる。
【００４４】また、絶縁膜で覆われ、絶縁膜サイドウォ
ールを有するオーミック電極（ソース電極とドレイン電
極）をマスクにしてｎ+ −ＩｎＧａＡｓ層５をセルフア
ライン的に異方性ドライエッチングすることによってｎ
+ −ＩｎＧａＡｓ層５を微細加工することが極めて容易
になる。
ールを有するオーミック電極（ソース電極とドレイン電
極）をマスクにしてｎ+ −ＩｎＧａＡｓ層５をセルフア
ライン的に異方性ドライエッチングすることによってｎ
+ −ＩｎＧａＡｓ層５を微細加工することが極めて容易
になる。
【００４５】また、ソース電極６1 、ドレイン電極６2
を絶縁膜で覆った状態でＧａＡｓ層（４1 ，４2 ）をウ
ェットエッチングすることにより、電池効果による異常
エッチングが発生するのを防止することができる。
を絶縁膜で覆った状態でＧａＡｓ層（４1 ，４2 ）をウ
ェットエッチングすることにより、電池効果による異常
エッチングが発生するのを防止することができる。
【００４６】また、ソース電極６1 、ドレイン電極６2
を第１の絶縁膜サイドウォールと第２の絶縁膜サイドウ
ォールによって覆った状態で、これをマスクにしてゲー
トリセスを形成すると、ゲートリセスすなわちゲート長
の精度をフォトリソグラフィー技術による場合より向上
することができる。
を第１の絶縁膜サイドウォールと第２の絶縁膜サイドウ
ォールによって覆った状態で、これをマスクにしてゲー
トリセスを形成すると、ゲートリセスすなわちゲート長
の精度をフォトリソグラフィー技術による場合より向上
することができる。
【００４７】この実施例においては、高融点金属シリサ
イドをもちいた例を説明したが、本発明は、Ａｌ等の金
属あるいは他の導電体を用いて電極を形成する場合にも
適用できることはいうまでもない。
イドをもちいた例を説明したが、本発明は、Ａｌ等の金
属あるいは他の導電体を用いて電極を形成する場合にも
適用できることはいうまでもない。
【００４８】
【発明の効果】以上説明したように、本発明の半導体装
置とその製造方法によると、従来のＴ型オーミック電極
の場合に比較して電極間隔の縮小化が可能であり、ＷＳ
ｉ等の高融点導電材料、あるいはＡｌ等の導電材料を用
いた微細オーミック電極、したがって微細な半導体装置
が実現でき、ソース電極とドレイン電極が絶縁膜によっ
て覆われているため、ゲートリセス工程をウェットエッ
チングによって行っても異常エッチングを生じることが
なく、ソース電極とドレイン電極の高抵抗化を抑制する
ことができる。
置とその製造方法によると、従来のＴ型オーミック電極
の場合に比較して電極間隔の縮小化が可能であり、ＷＳ
ｉ等の高融点導電材料、あるいはＡｌ等の導電材料を用
いた微細オーミック電極、したがって微細な半導体装置
が実現でき、ソース電極とドレイン電極が絶縁膜によっ
て覆われているため、ゲートリセス工程をウェットエッ
チングによって行っても異常エッチングを生じることが
なく、ソース電極とドレイン電極の高抵抗化を抑制する
ことができる。
【図１】本発明の半導体装置の原理説明図である。
【図２】本発明の一実施例の半導体装置の製造工程説明
図であり、（Ａ）〜（Ｄ）は各工程を示している。
図であり、（Ａ）〜（Ｄ）は各工程を示している。
【図３】従来の高融点金属を用いた非合金化オーミック
電極を有するＨＥＭＴの説明図であり、（Ａ），（Ｂ）
は各工程を示している。
電極を有するＨＥＭＴの説明図であり、（Ａ），（Ｂ）
は各工程を示している。
１ ＧａＡｓ基板 ２ ｉ−ＧａＡｓ層 ３ ｎ+ −ＡｌＧａＡｓ層 ４ ＧａＡｓ層 ４1 ，４2 キャップ層 ４3 リセス ５ ｎ+ −ＩｎＧａＡｓ層 ５1 ，５2 オーミックコンタクト層 ６ ＷＳｉ層 ６1 ソース電極 ６2 ドレイン電極 ７ ＳｉＯＮ膜 ７1 ，７2 絶縁被覆膜 ８1 ，８2 ，８3 ，８4 第１の絶縁膜サイドウォール ９1 ，９2 絶縁領域 １０1 ，１０2 ，１０3 ，１０4 第２の絶縁膜サイド
ウォール １１ ゲート電極
ウォール １１ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778
Claims (8)
- 【請求項１】 化合物半導体基板上に形成された高濃度
ドーピングＩｎＧａＡｓ層の上に非合金化オーミック接
続される導電体のソース電極とドレイン電極を有し、該
ソース電極とドレイン電極の上面が絶縁被覆膜によって
覆われ、その側壁が第１の絶縁膜サイドウォールによっ
て覆われていることを特徴とする半導体装置。 - 【請求項２】 化合物半導体基板上に形成された高濃度
ドーピングＩｎＧａＡｓ層の上に非合金化オーミック接
続される導電体のソース電極とドレイン電極を有し、該
ソース電極とドレイン電極の上面が絶縁被覆膜によって
覆われ、その側壁が第１の絶縁膜サイドウォールによっ
て覆われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイドウ
ォールにセルフアライン的に除去されていることを特徴
とする半導体装置。 - 【請求項３】 化合物半導体基板上に形成された高濃度
ドーピングＩｎＧａＡｓ層の上に非合金化オーミック接
続される導電体のソース電極とドレイン電極を有し、該
ソース電極とドレイン電極の上面が絶縁被覆膜によって
覆われ、その側壁が第１の絶縁膜サイドウォールによっ
て覆われ、該ＩｎＧａＡｓ層が該第１の絶縁膜サイドウ
ォールにセルフアライン的に除去され、該第１の絶縁膜
サイドウォールの側壁に形成された第２の絶縁膜サイド
ウォールにセルフアライン的にゲートリセスが形成され
ていることを特徴とする半導体装置。 - 【請求項４】 化合物半導体基板上にエピタキシャル成
長法によって高濃度ドーピングＩｎＧａＡｓ層を形成す
る工程と、その上にスパッタリング法によって非合金化
オーミック接続される導電膜を形成する工程と、その上
に絶縁被覆膜を形成する工程と、該導電膜と絶縁被覆膜
の２層膜をパターニングすることによってソース電極と
ドレイン電極を形成する工程と、該ソース電極とドレイ
ン電極の側壁に第１の絶縁膜サイドウォールを形成する
工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 化合物半導体基板上にエピタキシャル成
長法によって高濃度ドーピングＩｎＧａＡｓ層を形成す
る工程と、その上にスパッタリング法によって非合金化
オーミック接続される導電膜を形成する工程と、その上
に絶縁被覆膜を形成する工程と、該導電膜と絶縁被覆膜
の２層膜をパターニングすることによってソース電極と
ドレイン電極を形成する工程と、該ソース電極とドレイ
ン電極の側壁に第１の絶縁膜サイドウォールを形成する
工程と、該ソース電極とドレイン電極と第１の絶縁膜サ
イドウォールをマスクにしてＩｎＧａＡｓ層をセルフア
ライン的に異方性ドライエッチングによって除去する工
程を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 異方性ドライエッチングガスにＣＨ4 ，
Ｈ2 の混合ガス、あるいは、ＣＨ4 ，Ｈ2 ，ＣＯ2 の混
合ガスを用いることを特徴とする請求項５に記載された
半導体装置の製造方法。 - 【請求項７】 化合物半導体基板上にエピタキシャル成
長法によって高濃度ドーピングＩｎＧａＡｓ層を形成す
る工程と、その上にスパッタリング法によって非合金化
オーミック接続される導電膜を形成する工程と、その上
に絶縁被覆膜を形成する工程と、該導電膜と絶縁被覆膜
の２層膜をパターニングすることによってソース電極と
ドレイン電極を形成する工程と、該ソース電極とドレイ
ン電極の側壁に第１の絶縁膜サイドウォールを形成する
工程と、該ソース電極とドレイン電極と第１の絶縁膜サ
イドウォールをマスクにしてＩｎＧａＡｓ層をセルフア
ライン的に異方性ドライエッチングによって除去する工
程と、該第１の絶縁膜サイドウォールの側壁に第２の絶
縁膜サイドウォールを形成する工程と、該ソース電極と
ドレイン電極と第２の絶縁膜サイドウォールをマスクに
してゲートのリセスエッチングを行う工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項８】 半導体装置がＨＥＭＴであることを特徴
とする請求項７に記載された半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3803294A JPH07249640A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3803294A JPH07249640A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249640A true JPH07249640A (ja) | 1995-09-26 |
Family
ID=12514221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3803294A Withdrawn JPH07249640A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249640A (ja) |
-
1994
- 1994-03-09 JP JP3803294A patent/JPH07249640A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |