JPH0725726Y2 - 半導体試験装置のアドレス印加装置 - Google Patents
半導体試験装置のアドレス印加装置Info
- Publication number
- JPH0725726Y2 JPH0725726Y2 JP13565788U JP13565788U JPH0725726Y2 JP H0725726 Y2 JPH0725726 Y2 JP H0725726Y2 JP 13565788 U JP13565788 U JP 13565788U JP 13565788 U JP13565788 U JP 13565788U JP H0725726 Y2 JPH0725726 Y2 JP H0725726Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- refresh
- bit
- semiconductor test
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 102100021046 DNA-binding protein RFX6 Human genes 0.000 description 1
- 101001075461 Homo sapiens DNA-binding protein RFX6 Proteins 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はテストアドレスとリフレッシュアドレスとを
選択回路で選択して被試験ダイナミックRAMへ供給する
半導体試験装置のアドレス印加装置に関する。
選択回路で選択して被試験ダイナミックRAMへ供給する
半導体試験装置のアドレス印加装置に関する。
「従来の技術」 ダイナミックRAMにおいては記憶を消さないために、実
際にデータの書込みや読出しを行っている以外において
も繰返し読出しを行う、いわゆるリフレッシュを必要と
する。このためダイナミックRAMを試験する半導体試験
装置においても、テストアドレスをダイナミックRAMへ
印加してない間はリフレッシュアドレスをダイナミック
RAMへ印加する必要がある。このため従来の半導体試験
装置のアドレス印加装置は第３図に示すように構成され
ていた。すなわちテストアドレスX0〜11の下位６ビット
X0〜５は選択回路11へ供給され、上位６ビットX6〜11は
選択回路12へ供給される。またリフレッシュアドレス発
生器13からのリフレッシュアドレスRF0〜11中の下位６
ビットRF0〜５は選択回路11へ供給され、上位６ビットR
F6〜11は選択回路12へ供給される。選択回路11は２入力
１出力のマルチプレクサであり、選択回路12は３入力１
出力のマルチプレクサであり、そのうち１入力は出力が
帰還されるものである。選択回路11,12においてリフレ
ッシュイネーブルが印加されると、それぞれリフレッシ
ュアドレスが選択され、リフレッシュイネーブルが印加
されない時はテストアドレスが選択される。選択回路1
1,12でそれぞれ選択されたアドレスは印加アドレスM0〜
５、M6〜11とされる。なお選択回路12では割込フォーマ
ットレジスタ14の内容により、印加アドレスM6〜11への
リフレッシュアドレスの割込みはマスク可能である。リ
フレッシュアドレス発生器13は試験中はインクリメント
とホールドとのどちらかの動作のみ行う。
際にデータの書込みや読出しを行っている以外において
も繰返し読出しを行う、いわゆるリフレッシュを必要と
する。このためダイナミックRAMを試験する半導体試験
装置においても、テストアドレスをダイナミックRAMへ
印加してない間はリフレッシュアドレスをダイナミック
RAMへ印加する必要がある。このため従来の半導体試験
装置のアドレス印加装置は第３図に示すように構成され
ていた。すなわちテストアドレスX0〜11の下位６ビット
X0〜５は選択回路11へ供給され、上位６ビットX6〜11は
選択回路12へ供給される。またリフレッシュアドレス発
生器13からのリフレッシュアドレスRF0〜11中の下位６
ビットRF0〜５は選択回路11へ供給され、上位６ビットR
F6〜11は選択回路12へ供給される。選択回路11は２入力
１出力のマルチプレクサであり、選択回路12は３入力１
出力のマルチプレクサであり、そのうち１入力は出力が
帰還されるものである。選択回路11,12においてリフレ
ッシュイネーブルが印加されると、それぞれリフレッシ
ュアドレスが選択され、リフレッシュイネーブルが印加
されない時はテストアドレスが選択される。選択回路1
1,12でそれぞれ選択されたアドレスは印加アドレスM0〜
５、M6〜11とされる。なお選択回路12では割込フォーマ
ットレジスタ14の内容により、印加アドレスM6〜11への
リフレッシュアドレスの割込みはマスク可能である。リ
フレッシュアドレス発生器13は試験中はインクリメント
とホールドとのどちらかの動作のみ行う。
「考案が解決しようとする課題」 印加アドレスM0〜11へリフレッシュアドレスが割込む際
のビットパターンはインクリメント又はホールド（前の
リフレッシュサイクルと同様）のビットパターンしか出
力されない。このためRAMによっては目的のセルへのリ
フレッシュが困難である。つまりRAMによっては1,2,3…
と連続的に変化するアドレスが印加された時、メモリ上
の物理的位置は順次隣り合せた所をアクセスせずあっち
こっちと飛ぶ場合がある。しかし、リフレッシュは隣り
合せた所を順次行いたい。この考案は連続的に変化する
アドレスを与えて順次隣り合った所をアクセス可能な印
加アドレスを発生するようにするものである。
のビットパターンはインクリメント又はホールド（前の
リフレッシュサイクルと同様）のビットパターンしか出
力されない。このためRAMによっては目的のセルへのリ
フレッシュが困難である。つまりRAMによっては1,2,3…
と連続的に変化するアドレスが印加された時、メモリ上
の物理的位置は順次隣り合せた所をアクセスせずあっち
こっちと飛ぶ場合がある。しかし、リフレッシュは隣り
合せた所を順次行いたい。この考案は連続的に変化する
アドレスを与えて順次隣り合った所をアクセス可能な印
加アドレスを発生するようにするものである。
「課題を解決するための手段」 この考案においてはリフレッシュアドレス発生器は順次
歩進するアドレスを発生するものが用いられ、そのリフ
レッシュアドレス発生器と選択回路との間にビット入替
回路が設けられる。このビット入替回路により順次隣り
合った所がアクセス可能となる。
歩進するアドレスを発生するものが用いられ、そのリフ
レッシュアドレス発生器と選択回路との間にビット入替
回路が設けられる。このビット入替回路により順次隣り
合った所がアクセス可能となる。
「実施例」 第１図はこの考案の実施例を示し、第３図と対応する部
分には同一符号を付けてある。この実施例においてはリ
フレッシュアドレス発生器13からのリフレッシュアドレ
スの上位６ビットRF6〜11はビット入替回路21へ供給さ
れる。ビット入替回路21は第２図に示すように６入力１
出力のマルチプレクサが６個用いられ、その６個の各マ
ルチプレクサの６入力として６ビットRF6〜11がそれぞ
れ供給され、各１つのマルチプレクサにおいてその６入
力の１つを選択して出力する。つまり６ビットRF6〜11
の任意の１ビットを選択して取出せる。その取出された
６個のマルチプレクサの各１ビットよりなる６ビットRF
X6〜11は６ビットRF6〜11のビット位置を入替えたもの
とすることができる。そのビット入替えの設定はアドレ
スセレクトレジスタ22の内容によって行う。
分には同一符号を付けてある。この実施例においてはリ
フレッシュアドレス発生器13からのリフレッシュアドレ
スの上位６ビットRF6〜11はビット入替回路21へ供給さ
れる。ビット入替回路21は第２図に示すように６入力１
出力のマルチプレクサが６個用いられ、その６個の各マ
ルチプレクサの６入力として６ビットRF6〜11がそれぞ
れ供給され、各１つのマルチプレクサにおいてその６入
力の１つを選択して出力する。つまり６ビットRF6〜11
の任意の１ビットを選択して取出せる。その取出された
６個のマルチプレクサの各１ビットよりなる６ビットRF
X6〜11は６ビットRF6〜11のビット位置を入替えたもの
とすることができる。そのビット入替えの設定はアドレ
スセレクトレジスタ22の内容によって行う。
このようにしてビット入替が行われたアドレスRFX6〜11
が選択回路12へ供給され、リフレッシュイネーブルが印
加されるとこれが選択されて印加アドレスM6〜11とな
る。
が選択回路12へ供給され、リフレッシュイネーブルが印
加されるとこれが選択されて印加アドレスM6〜11とな
る。
なお上述ではリフレッシュアドレスの上位６ビットRF6
〜11についてのみビット入替えを行ったが、全ビットRF
0〜11についてビット入替えを行ってもよい。
〜11についてのみビット入替えを行ったが、全ビットRF
0〜11についてビット入替えを行ってもよい。
「考案の効果」 以上述べたようにこの考案においては連続的に発生する
リフレッシュアドレスのビット位置が任意に入替えられ
るため、その入替えを選定することにより、印加アドレ
スM0〜11がRAMの隣り合った所を順次アクセスするよう
にすることができる。
リフレッシュアドレスのビット位置が任意に入替えられ
るため、その入替えを選定することにより、印加アドレ
スM0〜11がRAMの隣り合った所を順次アクセスするよう
にすることができる。
第１図はこの考案の実施例を示すブロック図、第２図は
そのビット入替回路の具体例を示す図、第３図は従来の
アドレス印加装置を示すブロック図である。
そのビット入替回路の具体例を示す図、第３図は従来の
アドレス印加装置を示すブロック図である。
Claims (1)
- 【請求項１】テストアドレスとリフレッシュアドレス発
生器からのリフレッシュアドレスとを選択回路で選択し
て被試験ダイナミックRAMへ供給する半導体試験装置の
アドレス印加装置において、 上記リフレッシュアドレス発生器は順次歩進するアドレ
スを発生するものであり、そのリフレッシュアドレス発
生器と上記選択回路との間にビット入替回路が設けられ
ていることを特徴とする半導体試験装置のアドレス印加
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13565788U JPH0725726Y2 (ja) | 1988-10-17 | 1988-10-17 | 半導体試験装置のアドレス印加装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13565788U JPH0725726Y2 (ja) | 1988-10-17 | 1988-10-17 | 半導体試験装置のアドレス印加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0257078U JPH0257078U (ja) | 1990-04-25 |
| JPH0725726Y2 true JPH0725726Y2 (ja) | 1995-06-07 |
Family
ID=31395481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13565788U Expired - Lifetime JPH0725726Y2 (ja) | 1988-10-17 | 1988-10-17 | 半導体試験装置のアドレス印加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0725726Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338497A (ja) * | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
-
1988
- 1988-10-17 JP JP13565788U patent/JPH0725726Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338497A (ja) * | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257078U (ja) | 1990-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3605150B2 (ja) | アドレスパターン発生器 | |
| US4300234A (en) | Address pattern generator for testing a memory | |
| JPH077260B2 (ja) | 画像データ回転処理装置及びその方法 | |
| KR100315884B1 (ko) | 데이타전송방법및장치 | |
| JPH0725726Y2 (ja) | 半導体試験装置のアドレス印加装置 | |
| KR950703188A (ko) | 화상 처리 장치 및 방법 및 화상 처리부를 갖고 있는 게임기(Image Processing Device and Method Therefor, and Game Machine Having Image Processing Part) | |
| JPS63166100A (ja) | アドレス変換方式 | |
| JP2629785B2 (ja) | 半導体記憶回路装置の検査装置 | |
| JP2824853B2 (ja) | パターンデータ書込み方式 | |
| JP2761560B2 (ja) | 半導体メモリ試験装置用アドレス変換器 | |
| JPS626490A (ja) | ダイナミツク型半導体記憶装置 | |
| JP3350866B2 (ja) | メモリ試験装置 | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| JP2545719Y2 (ja) | メモリ試験データ選択回路 | |
| JPS6058493B2 (ja) | 情報処理装置 | |
| JPH03288194A (ja) | カーソル記憶制御回路 | |
| JPS626500A (ja) | 半導体装置 | |
| JPS6246354A (ja) | ペ−ジ履歴メモリ制御方式 | |
| JPH06223205A (ja) | データ処理装置 | |
| JPS625452A (ja) | メモリ領域制御方式 | |
| JP2000221240A (ja) | 半導体集積回路試験装置 | |
| JPH026995A (ja) | 表示装置 | |
| JPH04270430A (ja) | アドレス拡張方式 | |
| JPS5975491A (ja) | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 | |
| JPH1097799A (ja) | 半導体メモリ |