JPH0728876A - 遅延時間解析装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、回路上のＦＦ間の遅延時間を解析
する遅延時間解析装置に関し、エラーパスを表示すると
共に併せてエラーパス内の任意の区間が共有する他のパ
スに及ぼす影響を明確に判り易く表示し、従来の回路図
を見て他のパスへの影響を確認していた不便を解消し、
他のパスへの影響を考慮した設計を容易に可能にするこ
とを目的とする。 【構成】 ＦＦ間に存在する各素子間の遅延時間を積算
したうちの最大積算遅延時間を持つクリティカルパスを
決定するクリティカルパス決定処理２と、この決定され
たクリティカルパス内で最大遅延時間を持つ区間を共有
する他のパスを抽出する共有パス抽出処理３とを備え、
決定したクリティカルパスおよびこの共有する他のパス
を併せて表示するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路上のＦＦ間の遅延
時間を解析する遅延時間解析装置に関するものである。

【０００２】ＶＬＳＩ技術の進歩に伴い、より高性能で
高速な論理装置を製造することが可能となってきた。こ
れらの装置を開発するためには、製造する以前に、その
装置のスピード性能を確認しておく必要がある。遅延時
間解析装置は、論理装置の設計段階において、その性能
を検証するツールとして使用されている。設計する論理
装置の目標性能をチェックする手段として、その装置の
目標サイクルタイムで各ＦＦ間の回路が正しく動作する
か実際に装置を製作する前に確認する必要がある。この
際、目標性能に達しないクリティカルパス内の任意の区
間が他のパスへの影響を具体を明確にすることが望まれ
ている。

【０００３】

【従来の技術】従来の遅延時間解析装置は、目標性能に
達しなかったＦＦ間のパスをエラーパスとして表示して
いた。以下図８の論理回路の目標性能を１４〜２０の範
囲内で遅延時間解析を行う場合について簡単に説明す
る。ＦＦ１、ＦＦ２とＦＦ３、ＦＦ４までのクリティカ
ルパスおよびそのときの遅延時間を求めると下記のよう
になる。

【０００４】 ＦＦ１−ａ−ｂ−ｄ−ｅ−ｆ−ＦＦ３：積算遅延時間２
２ ＦＦ１−ａ−ｂ−ｄ−ｅ−ＦＦ４ ：積算遅延時間１
８ ＦＦ２−ａ−ｂ−ｄ−ｅ−ｆ−ＦＦ３：積算遅延時間１
９ ＦＦ２−ａ−ｂ−ｄ−ｅ−ＦＦ４ ：積算遅延時間１
５ このうち、目標性能１４〜２０を満足しないのは、積算
遅延時間２２のＦＦ１−ａ−ｂ−ｄ−ｅ−ｆ−ＦＦ３で
あって、これを図８上でエラーパスとして表示（色を変
えて表示など）していた。

【０００５】

【発明が解決しようとする課題】上述したように、目標
性能を満足しないＦＦ間のエラーパスを表示していた
が、装置の大規模・複雑化に伴い、特に設計段階の検証
でエラーパスが多数発生することがある。このように遅
延時間解析装置で多数のエラーパスが抽出されると、設
計者はＦＦ間パスの積算遅延時間が目標性能を満足する
ように、ある区間の遅延時間を改善する。改善区間が他
のパスにも共有されている場合、それらのパスについて
も積算遅延時間が変わってしまうのでこれらも考慮して
決めるようにしていた。

【０００６】例えば図８の論理回路を目標性能１４〜２
０の範囲内で遅延時間解析を行うと、ＦＦ１からＦＦ３
のパスが目標性能をオーバーし、エラーパスとして表示
される。設計者はこのエラーパスの表示を見て、エラー
パス内のクリティカルパス（最大積算遅延時間を有する
パス）内の最大遅延時間を有するｂ→ｄの区間の遅延時
間を７から５に抑える。これで、ＦＦ１からＦＦ３のパ
スの積算遅延時間は２０となり目標性能を満足できる。
しかし、ｂ→ｄの区間の遅延時間を改善したことによ
り、ＦＦ２からＦＦ４のパスの積算遅延時間が１３とな
って目標性能を満足しない、エラーパスとなってしま
う。

【０００７】このように、複数のパスが共有している区
間の遅延時間を修正すると、複数の他のパスの積算遅延
時間に影響を与えてしまい、特に近年見られる大規模・
複雑な回路では、表示されたエラーパスのみではそれら
を判断することが困難であるという問題があった。

【０００８】本発明は、これらの問題を解決するため、
エラーパスを表示すると共に併せてエラーパス内の任意
の区間が共有する他のパスに及ぼす影響を明確に判り易
く表示し、従来の回路図を見て他のパスへの影響を確認
していた不便を解消し、他のパスへの影響を考慮した設
計を容易に可能にすることを目的としている。

【０００９】

【課題を解決するための手段】図１は、本発明の原理構
成図を示す。図１において、クリティカルパス決定処理
２は、ＦＦ間に存在する各素子間の遅延時間を積算した
うちの最大積算遅延時間を持つクリティカルパスを決定
するものである。

【００１０】共有パス抽出処理３は、クリティカルパス
内で最大遅延時間を持つ区間を共有する他のパスを抽出
したり、クリティカルパス内で他のパスが最も多く通過
する区間を共有する他のパスを抽出したり、クリティカ
ルパス内から指定された区間を共有する他のパスを抽出
したりするものである。

【００１１】積算遅延時間算出処理４は、共有するパス
の遅延時間の修正などに対応して、修正後の積算遅延時
間などを算出するものである。表示処理５は、クリティ
カルパスおよび共有する他のパスなどを表示するもので
ある。

【００１２】

【作用】本発明は、図１に示すように、クリティカルパ
ス決定処理２がＦＦ間に存在する各素子間の遅延時間を
積算したうちの最大積算遅延時間を持つクリティカルパ
スを決定し、共有パス抽出処理３が決定されたクリティ
カルパス内で最大遅延時間を持つ区間を共有する他のパ
スを抽出し、表示処理５がクリティカルパスおよび共有
する他のパスを併せて表示すると共に各パスの積算遅延
時間を表示するようにしている。

【００１３】また、クリティカルパス決定処理２がＦＦ
間に存在する各素子間の遅延時間を積算したうちの最大
積算遅延時間を持つクリティカルパスを決定し、共有パ
ス抽出処理３が決定されたクリティカルパス内で他のパ
スが最も多く通過する区間を共有する他のパスを抽出
し、表示処理５がクリティカルパスおよび共有する他の
パスを併せて表示すると共に各パスの積算遅延時間を表
示するようにしている。

【００１４】また、クリティカルパス決定処理２がＦＦ
間に存在する各素子間の遅延時間を積算したうちの最大
積算遅延時間を持つクリティカルパスを決定し、共有パ
ス抽出処理３が決定されたクリティカルパス内から指定
された区間を共有する他のパスを抽出し、表示処理５が
クリティカルパスおよび共有する他のパスを併せて表示
すると共に各パスの積算遅延時間を表示するようにして
いる。

【００１５】これらの際に、表示処理５が積算遅延時間
順にクリティカルパスおよび共有する他のパスを表示す
るようにしている。また、積算遅延時間算出処理４が表
示された共有するパスの遅延時間の修正に対応して、修
正後の積算遅延時間を算出し、表示処理５がこの修正後
の積算遅延時間を併せて表示するようにしている。

【００１６】従って、エラーパスを表示すると共に併せ
てエラーパス内の任意の区間が共有する他のパスに及ぼ
す影響を明確に判り易く表示および各パスの積算遅延時
間と修正後の積算遅延時間を表示することにより、従来
の回路図を見て他のパスへの影響を確認していた不便を
解消し、他のパスへの影響を考慮して設計目標を満足す
る積算遅延時間を持つ回路設計を容易に行うことが可能
となる。

【００１７】

【実施例】まず、図１の本発明の原理構成図について説
明する。図１において、遅延時間解析装置１は、回路上
のＦＦ間の遅延時間を解析するものであって、ＦＦ間の
最大積算遅延時間を持つパスであるクリティカルパスを
決定するクリティカルパス決定処理２、クリティカルパ
ス内で区間を共有する他のパスを抽出する共有パス抽出
処理３、ＦＦ間のパスの積算遅延時間を算出する積算遅
延時間算出処理４、クリティカルパスなどを画面７上に
表示する表示処理５、および各種制御を行う制御部６な
どから構成されるものである。

【００１８】画面７は、クリティカルパスや、他のパ
ス、更に積算遅延時間などを表示する画面である。回路
データベース８は、回路の各種情報を保存したデータベ
ースであって、ここでは、回路上のＦＦ間に存在する素
子（ゲート）、区間の遅延時間などを保存したものであ
る。

【００１９】キーボード９は、各種データや指示を入力
するものである。マウス１０は、画面７上で各種指示を
入力するものであって、ここでは、クリティカルパス内
の遅延時間を改善する区間を指定したりなどするもので
ある。

【００２０】次に、図２から図７を用いて本発明の実施
例の構成および動作を順次詳細に説する。以下図６の
（ａ）の回路図例をもとに説明する。ここで、遅延時間
解析用の回路データベース８を用いてＦＦ間の積算遅延
時間を計算し、ある目標遅延時間を満足しなかったＦＦ
間をエラーパスとして従来表示していたが、本発明で
は、更に、エラーパスの表示に加えて、改善区間が及ぼ
す複数パスへの影響を求めて表示する実施例を以下図２
から図５のフローチャートをもとに詳細に説明する。

【００２１】図２は、本発明の最大遅延時間区間表示フ
ローチャートを示す。これは、クリティカルパスのうち
の最大遅延時間の区間を共有する他のパスを表示するも
のである。

【００２２】図２において、Ｓ１は、スタート点ＦＦを
指示する。これは、図６の（ａ）の回路図上で、積算遅
延時間を算出するパスのスタート点となるＦＦをマウス
１０で指示、例えばマウス１０でＦＦ１、ＦＦ２を指示
する。

【００２３】Ｓ２は、指示されたＦＦからＦＦに到達す
るまでトレースする。これは、Ｓ１で指示されたＦＦ
１、ＦＦ２からＦＦ３、ＦＦ４に到達するまでトレース
する。そして、このトレースしたパスの積算遅延時間を
図６の（ｂ）の表示例に示す下記のようにそれぞれ算出
する。

【００２４】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパス） １→（ａ→ｂ→ｄ→ｅ→） →４：１８ ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５ ・・・・・・ Ｓ３は、エラーパス内のクリティカルパスを選択する。
ここでは、目標遅延時間が１４〜２０であるので、 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパ
ス） がエラーパスとなり、ここでは１つであるのでこれをク
リティカルパスとして選択する。

【００２５】Ｓ４は、クリティカルパス内の最大遅延時
間区間を決定する。Ｓ３で選択したクリティカルパスの
うち、最大遅延時間の区間を、図６の（ａ）から区間ｂ
→ｄと決定する。

【００２６】Ｓ５は、最大遅延時間区間を有するパスを
探す。Ｓ６は、表示する。これらＳ５およびＳ６は、Ｓ
４で決定したクリティカルパス内の最大遅延時間を持つ
区間ｂ→ｄを共有する他のパスを右側に記載するとし
て抽出し、そのときの積算遅延時間を併せて表示する。
ここで、共有する区間ｂ→ｄに下線を付す。

【００２７】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパス） １→（ａ→ｂ→ｄ→ｅ→） →４：１８ ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５ Ｓ７は、最大遅延時間区間を修正する。ここでは、区間
ｂ→ｄの遅延時間７を遅延時間５に修正する。

【００２８】Ｓ８は、積算遅延時間の再計算を行う。Ｓ
９は、表示する。これらＳ８およびＳ９によって下記の
ように表示する。以下同様に、繰り返す。

【００２９】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２→２０ １→（ａ→ｂ→ｄ→ｅ→） →４：１８→１６ ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９→１７ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５→１３（エラーパス） 以上によって、回路図上でスタート点ＦＦを指示したこ
とに対応して、指示されたＦＦからＦＦに到達するまで
トレースし、エラーパス内のクリティカルパスを決定す
る。この決定したクリティカルパスのうち、最大の遅延
時間を持つ区間を決定してこの区間を共有する他のパス
を表示すると共に、この遅延時間の最大の区間の遅延時
間を修正したことに対応して、再計算を行ってその結果
の積算遅延時間を算出して表示する。これらにより、ク
リティカルパスのうちの最大遅延時間区間を修正したこ
とによる、当該区間を共有する他のパスへの影響を判り
易く表示することが可能となる。

【００３０】図３は、本発明の最多通過区間表示フロー
チャートを示す。これは、クリティカルパスのうち他の
パスが最も多く通過する区間を共有する他のパスを表示
するものである。

【００３１】図３において、Ｓ１１は、スタート点ＦＦ
を指示する。これは、図６の（ａ）の回路図上で、積算
遅延時間を算出するパスのスタート点となるＦＦをマウ
ス１０で指示、例えばマウス１０でＦＦ１、ＦＦ２を指
示する。

【００３２】Ｓ１２は、指示されたＦＦからＦＦに到達
するまでトレースする。これは、Ｓ１１で指示されたＦ
Ｆ１、ＦＦ２からＦＦ３、ＦＦ４に到達するまでトレー
スする。そして、このトレースしたパスの積算遅延時間
を図６の（ｃ）の表示例に示す下記のようにそれぞれ算
出する。

【００３３】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパス） ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９ １→（ａ→ｂ→ｄ→ｅ→） →４：１８ １→（ａ→ｂ→ｃ→ｆ→） →３：１７ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５ ２→（ａ→ｂ→ｃ→ｆ→） →３：１４ Ｓ１３は、エラーパス内のクリティカルパスを選択す
る。ここでは、目標遅延時間が１４〜２０であるので、 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパ
ス） がエラーパスとなり、ここでは１つであるのでこれをク
リティカルパスと選択する。

【００３４】Ｓ１４は、クリティカルパス内の最多通過
区間を決定する。Ｓ１３で求めたクリティカルパスのう
ち、最多通過区間を、図６の（ａ）から区間ａ→ｂと決
定する。

【００３５】Ｓ１５は、最多通過区間を有するパスを探
す。Ｓ１６は、表示する。これらＳ１５およびＳ１６
は、Ｓ１４で決定したクリティカルパス内の最多通過区
間ａ→ｂを共有する他のパスを右側に記載するとして
抽出し、そのときの積算遅延時間を併せて表示する。こ
こで、共有する区間ａ→ｂに下線を付す。

【００３６】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパス） ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９ １→（ａ→ｂ→ｄ→ｅ→） →４：１８ １→（ａ→ｂ→ｃ→ｆ→） →３：１７ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５ ２→（ａ→ｂ→ｃ→ｆ→） →３：１４ Ｓ１７は、最多通過区間を修正する。ここでは、例えば
区間ａ→ｂの遅延時間５を遅延時間３に修正する。

【００３７】Ｓ１８は、積算遅延時間の再計算を行う。
Ｓ１６は、表示する。これらＳ１７およびＳ１８によっ
て下記のように表示する。以下同様に、繰り返す。

【００３８】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２→２０ ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９→１７ １→（ａ→ｂ→ｄ→ｅ→） →４：１８→１６ １→（ａ→ｂ→ｃ→ｆ→） →３：１７→１５ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５→１３（エラーパス） ２→（ａ→ｂ→ｃ→ｆ→） →３：１４→１２（エラーパス） 以上によって、回路図上でスタート点ＦＦを指示したこ
とに対応して、指示されたＦＦからＦＦに到達するまで
トレースし、エラーパス内のクリティカルパスを決定す
る。この決定したクリティカルパスのうち、最多通過区
間を決定してこの区間を共有する他のパスを表示すると
共に、この最多通過区間の遅延時間を修正したことに対
応して、再計算を行ってその結果の積算遅延時間を算出
して表示する。これらにより、クリティカルパスのうち
の最多通過区間を修正したことによる、当該区間を共有
する他のパスへの影響を判り易く表示することが可能と
なる。

【００３９】図４は、本発明の指定された改善区間表示
フローチャート（その１）を示す。これは、クリティカ
ルパスのうちから指定された改善区間を共有する他のパ
スを表示するものである。

【００４０】図４において、Ｓ２１は、スタート点ＦＦ
を指示する。これは、図６の（ａ）の回路図上で、積算
遅延時間を算出するパスのスタート点となるＦＦをマウ
ス１０で指示、例えばマウス１０でＦＦ１、ＦＦ２を指
示する。

【００４１】Ｓ２２は、指示されたＦＦからＦＦに到達
するまでトレースする。これは、Ｓ２１で指示されたＦ
Ｆ１、ＦＦ２からＦＦ３、ＦＦ４に到達するまでトレー
スする。そして、このトレースしたパスの積算遅延時間
を図６の（ｄ）の表示例に示す下記のようにそれぞれ算
出する。

【００４２】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパス） ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９ １→（ａ→ｂ→ｄ→ｅ→） →４：１８ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５ ・・・・・・ Ｓ２３は、エラーパス内のクリティカルパスを選択す
る。ここでは、目標遅延時間が１４〜２０であるので、 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２（エラーパ
ス） がエラーパスとなり、ここでは、１つであるのでこれを
選択する。

【００４３】Ｓ２４は、Ｓ２３で選択されたクリティカ
ルパスを画面上に表示する。この画面上で利用者は改善
しようとする区間（ここでは区間“ｂ→ｄ”）をマウス
１０で指定する。

【００４４】Ｓ２５は、指定された改善区間を有するパ
スを探す。Ｓ２６は、表示する。これらＳ２５およびＳ
２６は、画面上で利用者によって指定されたクリティカ
ルパス上の改善区間“ｂ→ｄ”を共有する他のパスを探
し、右側の（図６の（ｄ）の）に示すように表示す
る。

【００４５】Ｓ２７は、改善区間の修正を行う。これ
は、右側に記載したように画面上に表示された下線の改
善区間の遅延時間、例えば“７”を“５”に修正する。
Ｓ２８は、積算遅延時間の再計算する。そして、Ｓ２６
に戻り、画面上に図６の（ｅ）に示すように、改善後の
積算遅延時間を表示およびエラーパスを表示する。以下
繰り返す。

【００４６】以上によって、回路図上でスタート点ＦＦ
を指示したことに対応して、指示されたＦＦからＦＦに
到達するまでトレースし、エラーパス内のクリティカル
パスを決定する。この決定したクリティカルパスのう
ち、利用者から指定された改善区間を共有する他のパス
を見つけて併せて表示し、当該改善区間の遅延時間の修
正に対応して、各パスの積算遅延時間を再計算して表示
およびエラーパスがあるときはその旨を併せて表示す
る。これらにより、クリティカルパスから指定された改
善区間を共有する他のパスへの影響を判り易く表示する
ことが可能となる。

【００４７】図５は、本発明の指定された改善区間表示
フローチャート（その２）を示す。これは、クリティカ
ルパスのうちから指定された改善区間を共有する他のパ
スを表示するものである。ここで、Ｓ３１からＳ３４
は、図４のＳ２１からＳ２４と同一であるので、説明を
省略する。

【００４８】図５において、Ｓ３５は、指定された改善
区間を有するパスを探すと共に入力された区間遅延時間
をもとに積算遅延時間を再計算する。これは、Ｓ３４で
画面上に表示されたクリティカルパスのうち、利用者が
改善区間（ここでは区間“ｂ→ｄ”）をマウス１０で指
定および改善遅延時間（ここでは“７”から“５”）を
修正したことに対応して、指定された改善区間“ｂ→
ｄ”を共有する他のパスを探すと共に、この改善区間の
遅延時間を修正して積算遅延時間を再計算する。

【００４９】Ｓ３６は、表示する。これは、Ｓ３５で見
つけた改善区間“ｂ→ｄ”を共有すパスおよび改善後の
積算遅延時間、エラーパスがあればその旨を右側の
（図６の（ｅ）の）に示す下記のように表示する。そ
して、Ｓ３５に戻り、繰り返す。

【００５０】 パス 積算遅延時間 １→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：２２→２０ ２→（ａ→ｂ→ｄ→ｅ→ｆ→）→３：１９→１７ １→（ａ→ｂ→ｄ→ｅ→） →４：１８→１６ ２→（ａ→ｂ→ｄ→ｅ→） →４：１５→１３（エラーパス） 以上によって、回路図上でスタート点ＦＦを指示したこ
とに対応して、指示されたＦＦからＦＦに到達するまで
トレースし、エラーパス内のクリティカルパスを決定す
る。この決定したクリティカルパスのうち、利用者が改
善区間および当該改善区間の遅延時間を修正指示したこ
とに対応して、指示された改善区間を共有する他のパス
を見つけると共に積算遅延時間を再計算して表示および
エラーパスがあるときはその旨を併せて表示する。これ
らにより、クリティカルパスから指定された改善区間を
共有する他のパスへの影響を判り易く表示することが可
能となる。

【００５１】図６は、本発明の動作説明図を示す。図６
の（ａ）は、回路図例を示す。これは、図１の回路デー
タベース８から回路図データを取り出して判り易くイメ
ージとして画面７上に表示したものである。ここで ・ＦＦは、フリップフロップを表し、積算遅延時間を算
出するスタート点および終了点となる素子である。

【００５２】・ゲートａからゲートｆは、回路を構成す
る素子（論理素子など）である。 ・各ゲートａからゲートｆを結ぶ線分は、区間を表し、
数字は遅延時間（相対値）を表す。

【００５３】・最大遅延時間区間と矢印で示した区間
は、ＦＦ１、ＦＦ２からＦＦ３、ＦＦ４に向かうパスの
うち積算遅延時間が最大のクリティカルパス中で、遅延
時間が最大の区間を表す。

【００５４】・最多通過区間と矢印で示した区間は、Ｆ
Ｆ１、ＦＦ２からＦＦ３、ＦＦ４に向かうパスのうち積
算遅延時間が最大のクリティカルパス中で、共有する他
のパスが最も多い区間である。

【００５５】図６の（ｂ）は、表示例（クリティカルパ
ス内の最大遅延遅延時間の区間を共有するパスの表示
例）である。これは、図２のＳ６で表示した例を示す。
下線の部分がクリティカルパス内の最大遅延時間を共有
する区間を表す。

【００５６】図６の（ｃ）は、表示例（クリティカルパ
ス内の最多通過区間を共有するパスの表示例）である。
これは、図３のＳ１６で表示した例を示す。下線の部分
がクリティカルパス内の最多通過区間を表す。

【００５７】図６の（ｄ）は、表示例（クリティカルパ
ス内の指定された改善区間を共有するパスの表示例）で
ある。これは、図４のＳ２６で表示した例を示す。下線
の部分がクリティカルパス内の改善区間を表す。

【００５８】図６の（ｅ）は、表示例（クリティカルパ
ス内の指定された改善区間を共有するパスの表示例）で
ある。これは、図５のＳ３６で表示した例を示す。下線
の部分がクリティカルパス内の改善区間を表す。また、
改善後積算遅延時間を再計算して右端に表示する。これ
により、改善後の積算遅延時間を判り易く設計者に表示
できる。

【００５９】図７は、ＬＩＳ間のネット説明図を示す。
これは、ＬＳＩ−１とＬＳＩ−２との間のＬＳＩ間ネッ
トを通過するパスの様子を表したものである。特に、プ
リント板を遅延時間解析の対象とした場合、ＬＳＩの再
作成なしに遅延時間の改善を図るため、ＬＩＳ間ネット
が改善区間となる。そして、エラーパス内のＬＩＳ間ネ
ットを通過する全てのＦＦ間パスを自動的に既述したよ
うに表示し、影響を受けるパスを明確に表示したり、そ
のときの各パスの積算遅延時間を表示したりなどを既述
したと同様に扱うことができる。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
エラーパスを表示すると共に併せてエラーパス内の任意
の区間が共有する他のパスに及ぼす影響を明確に判り易
く表示、および各パスの積算遅延時間、修正後の積算遅
延時間を表示する構成を採用しているため、目標性能を
達成しなかったパスをエラーパスとして表示するだけで
なく、改善区間（クリティカルパス内の最大遅延時間区
間、最多通過区間、指定された改善区間など）を共有す
る他のパスと積算遅延時間を表示して影響を判り易く表
示することができる。これらにより、従来の回路図を見
て他のパスへの影響を確認していた不便を解消し、他の
パスへの影響を考慮して設計目標を満足する積算遅延時
間を持つ回路設計を容易かつ迅速にに行うことが可能と
なった。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の最大遅延時間区間表示フローチャート
である。

【図３】本発明の最多通過区間表示フローチャートであ
る。

【図４】本発明の指定された改善区間表示フローチャー
ト（その１）である。

【図５】本発明の指定された改善区間表示フローチャー
ト（その２）である。

【図６】本発明の動作説明図である。

【図７】本発明のＬＩＳ間ネット説明図である。

【図８】従来技術の説明図である。

【符号の説明】

１：遅延時間解析装置 ２：クリティカルパス決定処理 ３：共有パス抽出処理 ４：積算遅延時間算出処理 ５：表示処理 ６：制御部 ７：画面 ８：回路データベース ９：キーボード １０：マウス

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＦＦ間に存在する各素子間の遅延時間を積
   算したうちの最大積算遅延時間を持つクリティカルパス
   を決定するクリティカルパス決定処理（２）と、 この決定されたクリティカルパス内の最大遅延時間を持
   つ区間を共有する他のパスを抽出する共有パス抽出処理
   （３）とを備え、 上記決定したクリティカルパスおよびこの共有する他の
   パスを併せて表示することを特徴とする遅延時間解析装
   置。
2. 【請求項２】ＦＦ間に存在する各素子間の遅延時間を積
   算したうちの最大積算遅延時間を持つクリティカルパス
   を決定するクリティカルパス決定処理（２）と、 この決定されたクリティカルパス内で、他のパスが最も
   多く通過する区間を共有する他のパスを抽出する共有パ
   ス抽出処理（３）とを備え、 上記決定したクリティカルパスおよびこの共有する他の
   パスを併せて表示することを特徴とする遅延時間解析装
   置。
3. 【請求項３】ＦＦ間に存在する各素子間の遅延時間を積
   算したうちの最大積算遅延時間を持つクリティカルパス
   を決定するクリティカルパス決定処理（２）と、 この決定されたクリティカルパス内で、指定された区間
   を共有する他のパスを抽出する共有パス抽出処理（３）
   とを備え、 上記決定したクリティカルパスおよび指定された区間を
   共有する他のパスを併せて表示することを特徴とする遅
   延時間解析装置。
4. 【請求項４】上記パスの表示を積算遅延時間順に表示す
   るように構成したことを特徴とする請求項１ないし請求
   項３記載の遅延時間解析装置。
5. 【請求項５】上記表示した共有するパスの遅延時間の修
   正に対応して、修正後の積算遅延時間を表示するように
   構成したことを特徴とする請求項１ないし請求項４記載
   の遅延時間解析装置。