JPH0732378B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH0732378B2 JPH0732378B2 JP62261833A JP26183387A JPH0732378B2 JP H0732378 B2 JPH0732378 B2 JP H0732378B2 JP 62261833 A JP62261833 A JP 62261833A JP 26183387 A JP26183387 A JP 26183387A JP H0732378 B2 JPH0732378 B2 JP H0732378B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- frame synchronization
- frame
- circuit
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PCMディジタル通信における受信符号列から
フレーム同期パターンを検出した上、フレームフォーマ
ットデータ上でのフレーム開始位置を識別するための、
いわゆるフレーム同期回路に関する。
フレーム同期パターンを検出した上、フレームフォーマ
ットデータ上でのフレーム開始位置を識別するための、
いわゆるフレーム同期回路に関する。
PCMディジタル通信においては、受信部で到来符号列１
フレームの始点を知る必要がある。その為、あらかじめ
送信部で特定パターンとしてのフレーム同期パルスがフ
レーム中の特定場所に挿入される。
フレームの始点を知る必要がある。その為、あらかじめ
送信部で特定パターンとしてのフレーム同期パルスがフ
レーム中の特定場所に挿入される。
受信側でフレーム同期パルスを検出する方法として種々
の方式が提案されているが、代表的な従来方式として
は、特公昭45−24254号公報あいるは、特開昭54−12981
8号公報に記載の、１ビット即時シフト方式が挙げられ
る。
の方式が提案されているが、代表的な従来方式として
は、特公昭45−24254号公報あいるは、特開昭54−12981
8号公報に記載の、１ビット即時シフト方式が挙げられ
る。
この１ビット即時シフト方式は、受信部でフレーム同期
パルスが存在すると判断した位置にフレーム同期パルス
が存在しない時、受信符号列を１ビット分だけ即時にシ
フトしてフレーム同期パルスを探策する方法である。
パルスが存在すると判断した位置にフレーム同期パルス
が存在しない時、受信符号列を１ビット分だけ即時にシ
フトしてフレーム同期パルスを探策する方法である。
上記従来方式は、受信符号列を連続的に探策する為に、
同期引込み時間が非常に短いという長所を持つ。しか
し、一方、フレーム同期パルスの存在の初無の判別及
び、１ビット分のシフト動作を、受信符号列１ビットの
時間内で実施せねばならない。従って、回路全体を、高
速の論理素子で構成せねばならず、特に、伝送速度100M
b/s以上のPCM通信に対して、回路消費電力の増大、素子
価格の上昇、回路実装条件の制約等の問題点がある。
同期引込み時間が非常に短いという長所を持つ。しか
し、一方、フレーム同期パルスの存在の初無の判別及
び、１ビット分のシフト動作を、受信符号列１ビットの
時間内で実施せねばならない。従って、回路全体を、高
速の論理素子で構成せねばならず、特に、伝送速度100M
b/s以上のPCM通信に対して、回路消費電力の増大、素子
価格の上昇、回路実装条件の制約等の問題点がある。
本発明の目的は、低速の論理素子で構成でき、しかも１
ビット即時シフト方式と等しい周期引込み時間をもった
フレーム同期回路を提供することにある。
ビット即時シフト方式と等しい周期引込み時間をもった
フレーム同期回路を提供することにある。
上記目的は、受信ディジタル符号列より抽出された、ビ
ット周期をクロック周期とするクロック信号を分周比1/
N（N:K/Nの値を１以上とする任意整数）,1/Kで分周し、
かつそれ自体が外部からの制御によりリセット可とさ
れ、かつ外部からの制御により１クロック信号分、分周
動作が一時的に不可とされているとともに、特定の場合
にシフトパルスを発生する、カウント容量Ｋのカウンタ
を主構成要素として含む分周器と、上記クロック信号を
シフトクロックとしてシフト遅延入力されている受信デ
ィジタル符号列を、Ｎビットパラレルデータとして変換
出力する、Ｎビット容量シフトレジスタとしての並直列
変換回路と、上記分周器から分周比1/Nに係る分周出力
が得られる度に、上記並直変換回路からのＮビットパラ
レルデータが、最も早期に出現したビットがシフト出力
位置に位置されるべくロードされた上、上記シフトパル
スによりシフト可とされている、Ｎビット容量シフトレ
ジスタとしてのラッチ回路と、上記分周器から分周比1/
Kに係る分周出力が得られる旅に、上記Ｍ個のフレーム
周期ビットのうち、所定のフレーム同期ビットを受信デ
ィジタル符号列上での出現順序として順次、かつサイク
リックに発生するリファレンスビット発生回路と、上記
ラッチ回路よりシフト出力されているビットを上記リフ
ァレンスビット発生回路からのフレーム同期ビットと比
較した上、一致比較出力が得られる度に上記分周器をリ
セットする一方では、不一致比較出力が得られる度に上
記分周器からシフトパルスを発生せしめた後に、該分周
器を１クロック信号分、分周動作が一時的に不可となる
べく制御する比較器と、上記ラッチ回路にＮビットパラ
レルデータがロードされた時点で、該Ｎビットパラレル
データが全で同一ビット状態であって、かつ該Ｎビット
パラレルデータと上記リファレンスビット発生回路から
のフレーム同期ビットが相反するビット状態にあること
が検出される度に、上記上記分周器をリセットすべく制
御するフレーム同期ビット候補存否検出回路と、を少な
くともフレーム同期回路に含むべく構成することで達成
される。
ット周期をクロック周期とするクロック信号を分周比1/
N（N:K/Nの値を１以上とする任意整数）,1/Kで分周し、
かつそれ自体が外部からの制御によりリセット可とさ
れ、かつ外部からの制御により１クロック信号分、分周
動作が一時的に不可とされているとともに、特定の場合
にシフトパルスを発生する、カウント容量Ｋのカウンタ
を主構成要素として含む分周器と、上記クロック信号を
シフトクロックとしてシフト遅延入力されている受信デ
ィジタル符号列を、Ｎビットパラレルデータとして変換
出力する、Ｎビット容量シフトレジスタとしての並直列
変換回路と、上記分周器から分周比1/Nに係る分周出力
が得られる度に、上記並直変換回路からのＮビットパラ
レルデータが、最も早期に出現したビットがシフト出力
位置に位置されるべくロードされた上、上記シフトパル
スによりシフト可とされている、Ｎビット容量シフトレ
ジスタとしてのラッチ回路と、上記分周器から分周比1/
Kに係る分周出力が得られる旅に、上記Ｍ個のフレーム
周期ビットのうち、所定のフレーム同期ビットを受信デ
ィジタル符号列上での出現順序として順次、かつサイク
リックに発生するリファレンスビット発生回路と、上記
ラッチ回路よりシフト出力されているビットを上記リフ
ァレンスビット発生回路からのフレーム同期ビットと比
較した上、一致比較出力が得られる度に上記分周器をリ
セットする一方では、不一致比較出力が得られる度に上
記分周器からシフトパルスを発生せしめた後に、該分周
器を１クロック信号分、分周動作が一時的に不可となる
べく制御する比較器と、上記ラッチ回路にＮビットパラ
レルデータがロードされた時点で、該Ｎビットパラレル
データが全で同一ビット状態であって、かつ該Ｎビット
パラレルデータと上記リファレンスビット発生回路から
のフレーム同期ビットが相反するビット状態にあること
が検出される度に、上記上記分周器をリセットすべく制
御するフレーム同期ビット候補存否検出回路と、を少な
くともフレーム同期回路に含むべく構成することで達成
される。
受信ディジタル列に対して直並列変換を施してパラレル
データ列とし、パラレルデータに対してフレーム同期パ
ルス位置の検出を行なう。ラッチ回路はパラレルデータ
を記憶し、フレーム同期パルスの検出は、ラッチ回路に
記憶されたパラレルデータ全てに対して行なう。これ
は、連続する受信ディジタル列に対して、フレーム同期
パルスを探策するのと同等であり、フレーム同期引込み
時間も、１ビット即時シフト方式と等しい特性が実現さ
れる。
データ列とし、パラレルデータに対してフレーム同期パ
ルス位置の検出を行なう。ラッチ回路はパラレルデータ
を記憶し、フレーム同期パルスの検出は、ラッチ回路に
記憶されたパラレルデータ全てに対して行なう。これ
は、連続する受信ディジタル列に対して、フレーム同期
パルスを探策するのと同等であり、フレーム同期引込み
時間も、１ビット即時シフト方式と等しい特性が実現さ
れる。
また、ラッチ回路に記憶されたパラレルデータ中のフレ
ーム同期パルス位置の検出及び、パラレルデータのシフ
トは、次のフレーム同期パルスまでの間に処理すればよ
いので、低速論理素子を使用することができる。
ーム同期パルス位置の検出及び、パラレルデータのシフ
トは、次のフレーム同期パルスまでの間に処理すればよ
いので、低速論理素子を使用することができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係るフレーム同期回路の
構成図である。
構成図である。
尚、本実施例では、受信ディジタル符号列を第２図に示
すフレーム構成、即ち１フレームが576ビット、１サブ
フレームが144ビット、フレーム同期パルスF1,F2,F3,F4
＝1,0,0,1とし、直並列変換後のパラレルデータビット
数を９ビットとした場合について説明するが、本発明が
これに限定されるものではないことはいうまでもない。
すフレーム構成、即ち１フレームが576ビット、１サブ
フレームが144ビット、フレーム同期パルスF1,F2,F3,F4
＝1,0,0,1とし、直並列変換後のパラレルデータビット
数を９ビットとした場合について説明するが、本発明が
これに限定されるものではないことはいうまでもない。
第１図に示すフレーム同期回路は、受信ディジタル符号
列１からフレーム同期パルスを検出する回路であって、
受信タイミングパルス（受信ディジタル符号列１から抽
出された、周期がビット周期と同一とされたクロック信
号）３をシフトクロックとして、受信ディジタル符号列
１を９ビットのパラレルデータ６に変換する直並列変換
回路２と、受信タイミングパルス３を分周する分周器４
と、該分周器４出力を取込タイミングとして上記パラレ
ルデータ６を記憶し且つシフト機能を有するラッチ回路
８と、リファレンスビット発生回路９と、分周器４から
の指示信号14によりリファレンスビット発生回路９から
更新可として出力されたリファレンスビット（既述のフ
レーム同期パルスF1〜F4の何れか１つ）10とラッチ回路
８の最右端に格納されているデータ（パラレルデータ６
のうち、最も早期に出現したビットから順に最右端にシ
フト格納される）とを比較し比較結果12を分周器４に出
力する比較器11と、ラッチ回路８に格納された９ビット
のパラレルデータ６と反転されたリファレンスビット10
と（ラッチ回路８の最右端のデータは反転させる）のア
ンドをとるAND回路15と、ラッチ回路８に格納された９
ビットのパラレルデータ６と反転されたリファレンスビ
ット10と（ラッチ回路８の最右端のデータは反転させ
る）のノア論理をとるNOR回路16と、AND回路15およびNO
R回路16の出力のオア論理18をとり分周器４に出力するO
R回路17で構成される。AND回路15およびNOR回路16は、
９ビットパラレルデータ６が全て同一ビット状態であっ
て、かつその９ビットパラレルデータ６とリファレンス
ビット（フレーム同期ビット）10が相反するビット状態
（候補としてのフレーム同期ビットが何等存在しない状
態）にあることが検出される度に、分周器４をリセット
すべく設けられたものである。
列１からフレーム同期パルスを検出する回路であって、
受信タイミングパルス（受信ディジタル符号列１から抽
出された、周期がビット周期と同一とされたクロック信
号）３をシフトクロックとして、受信ディジタル符号列
１を９ビットのパラレルデータ６に変換する直並列変換
回路２と、受信タイミングパルス３を分周する分周器４
と、該分周器４出力を取込タイミングとして上記パラレ
ルデータ６を記憶し且つシフト機能を有するラッチ回路
８と、リファレンスビット発生回路９と、分周器４から
の指示信号14によりリファレンスビット発生回路９から
更新可として出力されたリファレンスビット（既述のフ
レーム同期パルスF1〜F4の何れか１つ）10とラッチ回路
８の最右端に格納されているデータ（パラレルデータ６
のうち、最も早期に出現したビットから順に最右端にシ
フト格納される）とを比較し比較結果12を分周器４に出
力する比較器11と、ラッチ回路８に格納された９ビット
のパラレルデータ６と反転されたリファレンスビット10
と（ラッチ回路８の最右端のデータは反転させる）のア
ンドをとるAND回路15と、ラッチ回路８に格納された９
ビットのパラレルデータ６と反転されたリファレンスビ
ット10と（ラッチ回路８の最右端のデータは反転させ
る）のノア論理をとるNOR回路16と、AND回路15およびNO
R回路16の出力のオア論理18をとり分周器４に出力するO
R回路17で構成される。AND回路15およびNOR回路16は、
９ビットパラレルデータ６が全て同一ビット状態であっ
て、かつその９ビットパラレルデータ６とリファレンス
ビット（フレーム同期ビット）10が相反するビット状態
（候補としてのフレーム同期ビットが何等存在しない状
態）にあることが検出される度に、分周器４をリセット
すべく設けられたものである。
斯かる構成により、受信ディジタル符号列１は、受信タ
イミングパルス３をシフトクロックとして直並列変換回
路２に順次シフト入力されている状態で、分周器４から
分周比1/9に係る分周出力、即ち、タイミング信号７が
得られる度に、これをラッチ信号としてその時点でのパ
ラレルデータ６がラッチ回路８にラッチされているもの
である。
イミングパルス３をシフトクロックとして直並列変換回
路２に順次シフト入力されている状態で、分周器４から
分周比1/9に係る分周出力、即ち、タイミング信号７が
得られる度に、これをラッチ信号としてその時点でのパ
ラレルデータ６がラッチ回路８にラッチされているもの
である。
真のフレーム同期パルスを含むべきパラレルデータは、
パラレルデータ16個に対し１個発生するが、パラレルデ
ータ６各々は分周器４により発生するタイミング信号７
を使って、８ビットシフト可能がラッチ回路８に記憶さ
れる。フレーム同期完了時には、ラッチ回路８右端のビ
ットにフレーム同期パルスが記憶されることになる。リ
ファレンスビット発生回路９は、到来すべきフレーム同
期パルスと同一の出力パルス10を発生する。リファレン
スビット発生回路９の出力パルス10とラッチ回路８の右
端のビットとが比較器11にて比較される。両者が一致し
た場合は、比較器11の出力12は‘0'となり、一応、それ
が真のフレーム同期ビットであるとして、次のサブフレ
ームの最初のパラレルデータに対して同様の動作が行な
われる。また、もしも両者が一致しない場合は、比較器
11の出力12は‘1'となり、これが分周器４に加えられ、
次のパラレルデータが発生するまでの間に以下の処理が
行なわれる。
パラレルデータ16個に対し１個発生するが、パラレルデ
ータ６各々は分周器４により発生するタイミング信号７
を使って、８ビットシフト可能がラッチ回路８に記憶さ
れる。フレーム同期完了時には、ラッチ回路８右端のビ
ットにフレーム同期パルスが記憶されることになる。リ
ファレンスビット発生回路９は、到来すべきフレーム同
期パルスと同一の出力パルス10を発生する。リファレン
スビット発生回路９の出力パルス10とラッチ回路８の右
端のビットとが比較器11にて比較される。両者が一致し
た場合は、比較器11の出力12は‘0'となり、一応、それ
が真のフレーム同期ビットであるとして、次のサブフレ
ームの最初のパラレルデータに対して同様の動作が行な
われる。また、もしも両者が一致しない場合は、比較器
11の出力12は‘1'となり、これが分周器４に加えられ、
次のパラレルデータが発生するまでの間に以下の処理が
行なわれる。
まず、ラッチ回路８に１ビット右シフトのタイミングパ
ルス13が加えられる。
ルス13が加えられる。
次に、分周器４の係数を１パルスだけ停止する。従っ
て、第３図に示すごとく、受信ディジタル符号列１とパ
ラレルデータ６との対応関係が１ビットずれることにな
る。
て、第３図に示すごとく、受信ディジタル符号列１とパ
ラレルデータ６との対応関係が１ビットずれることにな
る。
尚、第３図において、τは受信タイミングパルスの１周
期であり、またパラレルデータ６及びラッチ回路８の内
容の各欄の左すみ及び中央の数字は夫々フレーム中の位
置及びデータを示している。
期であり、またパラレルデータ６及びラッチ回路８の内
容の各欄の左すみ及び中央の数字は夫々フレーム中の位
置及びデータを示している。
上記処理の後、再び、ラッチ回路８の右端のビットと、
リファレンスビット発生回路９の出力パルス10とを比較
し、一致、不一致により、上述の動作をくり返す。第３
図に示した例では、２回のビットシフト処理により、フ
レーム同期パルスはパラレルデータ中の目標の位置に復
帰する。
リファレンスビット発生回路９の出力パルス10とを比較
し、一致、不一致により、上述の動作をくり返す。第３
図に示した例では、２回のビットシフト処理により、フ
レーム同期パルスはパラレルデータ中の目標の位置に復
帰する。
リファレンスビット発生回路９の出力は、１サブフレー
ムに１回発生する分周器４の出力パルス14により、１サ
ブフレームごとに更新される。
ムに１回発生する分周器４の出力パルス14により、１サ
ブフレームごとに更新される。
以上の説明は、ラッチ回路８に記憶されたパラレルデー
タ中にフレーム同期パルスと同一ビット状態のデータ
（これが必ずしも真のフレーム同期ビットであるとは限
らない）が少なくとも１ビット含まれている場合の動作
であるが、パラレルデータが全てフレーム同期パルスと
異なるパルスであった場合は、次の様に動作する。
タ中にフレーム同期パルスと同一ビット状態のデータ
（これが必ずしも真のフレーム同期ビットであるとは限
らない）が少なくとも１ビット含まれている場合の動作
であるが、パラレルデータが全てフレーム同期パルスと
異なるパルスであった場合は、次の様に動作する。
パラレルデータが全てフレーム同期パルスと異なるパル
スであった場合は、第１図のAND回路15またはNOR回路16
の何れかの出力が‘1'となり、OR回路17の出力18は‘1'
となってその旨が検出される。この場合は、第４図に示
す様な動作を行なう。すなわち、次のパラレルデータ発
生時に分周器４をリセットし、次パラレルデータをラッ
チ回路８に記憶する。これは、フレーム同期パルスの探
策を、受信ディジタル符号列上でビット単位に連続的に
行なうことに相当する。
スであった場合は、第１図のAND回路15またはNOR回路16
の何れかの出力が‘1'となり、OR回路17の出力18は‘1'
となってその旨が検出される。この場合は、第４図に示
す様な動作を行なう。すなわち、次のパラレルデータ発
生時に分周器４をリセットし、次パラレルデータをラッ
チ回路８に記憶する。これは、フレーム同期パルスの探
策を、受信ディジタル符号列上でビット単位に連続的に
行なうことに相当する。
以上により、１ビット即時シフトと全く同一のフレーム
同期引込みを行なうことができる。
同期引込みを行なうことができる。
本実施例によれば直並列変換回路２及び分周器４を除い
て、論理素子の動作速度の制限はパラレルデータの更新
の速度で決定される為に並列ビット数分の１でよく、低
速論理素子が作用可能となる。
て、論理素子の動作速度の制限はパラレルデータの更新
の速度で決定される為に並列ビット数分の１でよく、低
速論理素子が作用可能となる。
実際のPCM通信で使われるフレーム同期回路には、通
常、回路動作の安定性の為に前方保護回路や後方保護回
路が付加されるが、何れもフレーム同期の動作に本質的
な違いは生ぜず、本実施例にも付加できる。
常、回路動作の安定性の為に前方保護回路や後方保護回
路が付加されるが、何れもフレーム同期の動作に本質的
な違いは生ぜず、本実施例にも付加できる。
尚、受信ディジタル符号別の最大同一状態ビット連続長
が並列ビット数より短い場合は、上記のラッチ回路８に
記憶されるパラレルデータの中に少なくとも１個、探策
中のフレーム同期パルスと同種のビットを含む為、実施
例第１図中のAND回路15、NOR回路16、OR回路17から構成
される検出回路は不要となる。
が並列ビット数より短い場合は、上記のラッチ回路８に
記憶されるパラレルデータの中に少なくとも１個、探策
中のフレーム同期パルスと同種のビットを含む為、実施
例第１図中のAND回路15、NOR回路16、OR回路17から構成
される検出回路は不要となる。
本発明によれば、低速の論理素子を使って１ビット即時
シフト方式と等しい引込み時間を持つ高速のフレーム同
期回路を構成できるので、高価で消費電力の大きな高速
論理素子の使用数を減らすことができ、消費電力の低減
および経済性向上等の効果がある。
シフト方式と等しい引込み時間を持つ高速のフレーム同
期回路を構成できるので、高価で消費電力の大きな高速
論理素子の使用数を減らすことができ、消費電力の低減
および経済性向上等の効果がある。
第１図は本発明の一実施例に係るフレーム同期回路の構
成図、第２図は第１図に示すフレーム同期回路を適用す
るときのフレーム構成図、第３図及び第４図は受信ディ
ジタル符号列とパラレルデータとラッチ回路の内容との
関係説明図である。 １……受信ティジタル符号列、２……直並列変換回路、
３……受信タイミングパルス、４……分周器、５……選
択信号、６……パラレルデータ、７……ラッチ用タイミ
ング信号、８……ラッチ回路、９……リファレンスビッ
ト発生回路、10……リファレスビット、11……比較器、
12……比較器出力、13……１ビット右シフト用タイミン
グ信号、14……リファレンスビット更新用タイミング信
号、15……AND回路、16……NOR回路、17……OR回路、18
……検出信号。
成図、第２図は第１図に示すフレーム同期回路を適用す
るときのフレーム構成図、第３図及び第４図は受信ディ
ジタル符号列とパラレルデータとラッチ回路の内容との
関係説明図である。 １……受信ティジタル符号列、２……直並列変換回路、
３……受信タイミングパルス、４……分周器、５……選
択信号、６……パラレルデータ、７……ラッチ用タイミ
ング信号、８……ラッチ回路、９……リファレンスビッ
ト発生回路、10……リファレスビット、11……比較器、
12……比較器出力、13……１ビット右シフト用タイミン
グ信号、14……リファレンスビット更新用タイミング信
号、15……AND回路、16……NOR回路、17……OR回路、18
……検出信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 隆志 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所戸塚工場内 (72)発明者 堀 明宏 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所戸塚工場内 (72)発明者 堂前 幸宏 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 西川 泰治 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (56)参考文献 特開 昭61−113331（ＪＰ，Ａ) 特開 昭61−154238（ＪＰ，Ａ)
Claims (1)
- 【請求項１】予め定められたフレーム同期パターンを構
成しているＭ（M:2以上の整数）個のフレーム同期ビッ
ト各々が１フレーム（フレーム長:Lビット）中に、Ｍ個
のサブフレーム（サブフレーム長:K（＝L/Mビット））
各々での先頭ビットとして等間隔に分散挿入された上、
連続フレームフォーマットデータを受信ディジタル符号
列として、該受信ディジタル符号列からのフレーム同期
パターンの探索によって、該受信ディジタル符号列から
フレーム周期毎にフレーム同期パターンが所定回数に亘
って連続的に検出されたことを以て一旦フレーム同期状
態が確率された後は、該フレーム同期状態が確立された
状態で、該受信ディジタル符号列からフレーム周期毎に
フレーム同期パターンが所定回数に亘って連続的に検出
されないことを以てフレーム同期外れ状態が検出された
場合には、該フレーム同期外れ状態で、再び上記フレー
ム同期状態への移行が図られるべく、該受信ディジタル
符号列からはフレーム同期パターンが探索されるべく動
作するためのフレーム同期回路であって、 受信ディジタル符号列より抽出された、ビット周期をク
ロック周期とするクロック信号を分周比1/N（N:K/Nの値
を１以上とする任意整数）,1/Kで分周し、かつそれ自体
が外部からの制御によりリセット可とされ、かつ外部か
らの制御により１クロック信号分、分周動作が一時的に
不可とされているとともに、特定の場合にシフトパルス
を発生する、カウント容量Ｋのカウンタを主構成要素と
して含む分周器と、 上記クロック信号をシフトクロックとしてシフト遅延入
力されている受信ディジタル符号列を、Ｎビットパラレ
ルデータとして変換出力する、Ｎビット容量シフトレジ
スタとしての並直列変換回路と、 上記分周器から分周比1/Nに係る分周出力が得られる度
に、上記並直変換回路からのＮビットパラレルデータ
が、最も早期に出現したビットがシフト出力位置に位置
されるべくロードされた上、上記シフトパルスによりシ
フト可とされている、Ｎビット容量シフトレジスタとし
てのラッチ回路と、 上記分周器から分周比1/Kに係る分周出力が得られる度
に、上記Ｍ個のフレーム同期ビットのうち、所定のフレ
ーム同期ビットを受信ディジタル符号列上での出現順序
として順次、かつサイクリックに発生するリファレンス
ビット発生回路と、 上記ラッチ回路よりシフト出力されているビットを上記
リファレンスビット発生回路からのフレーム同期ビット
と比較した上、一致比較出力が得られる度に上記分周器
をリセットする一方では、不一致比較出力が得られる度
に上記分周器からシフトパルスを発生せしめた後に、該
分周器を１クロック信号分、分周動作が一時的に不可と
なるべく制御する比較器と、 上記ラッチ回路にＮビットパラレルデータがロードされ
た時点で、該Ｎビットパラレルデータが全で同一ビット
状態であって、かつ該Ｎビットパラレルデータと上記リ
ファレンスビット発生回路からのフレーム同期ビットが
相反するビット状態にあることが検出される度に、上記
分周器をリセットすべく制御するフレーム同期ビット候
補存否検出回路と、 を少なくとも含むフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261833A JPH0732378B2 (ja) | 1987-10-19 | 1987-10-19 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261833A JPH0732378B2 (ja) | 1987-10-19 | 1987-10-19 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105629A JPH01105629A (ja) | 1989-04-24 |
| JPH0732378B2 true JPH0732378B2 (ja) | 1995-04-10 |
Family
ID=17367370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261833A Expired - Lifetime JPH0732378B2 (ja) | 1987-10-19 | 1987-10-19 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732378B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1729639B (zh) * | 2002-12-19 | 2010-10-06 | Nxp股份有限公司 | 帧同步设备和方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113331A (ja) * | 1984-11-07 | 1986-05-31 | Nec Corp | 遅延集中シフト形フレ−ム同期回路 |
| JPS61154238A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | フレ−ム同期方式 |
-
1987
- 1987-10-19 JP JP62261833A patent/JPH0732378B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105629A (ja) | 1989-04-24 |
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