JPH0955728A - フレーム同期検出方式 - Google Patents
フレーム同期検出方式Info
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- JPH0955728A JPH0955728A JP7208615A JP20861595A JPH0955728A JP H0955728 A JPH0955728 A JP H0955728A JP 7208615 A JP7208615 A JP 7208615A JP 20861595 A JP20861595 A JP 20861595A JP H0955728 A JPH0955728 A JP H0955728A
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- 238000001514 detection method Methods 0.000 title claims abstract description 86
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 101100533558 Mus musculus Sipa1 gene Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 小形化、省電力化、および汎用性に富み、更
に、高速化を図ることができるフレーム同期検出方式を
提供することである。 【解決手段】 入力したデータのビット列をＳＰ変換回
路１がパラレルに並び替え、分周器４によりクロック入
力を分周して出力される複数の分周クロック毎に入力し
たデータのビット列をデータ分周レジスタ５が取込む。
同期パターン比較検出回路２は、データ分周レジスタ５
のビット列を分周クロック毎にフレーム同期パターン比
較メモリ２１のフレーム同期パターンと比較して不一致
ビット数を出力すると共に、一致した際には、分周クロ
ックに対応して予め記憶したフレーム同期検出フラグ
“１”をクロックビットレートパルス生成器６に出力し
ている。クロックビットレートパルス生成器６は、二分
周器４で分周されたビットレートからクロック入力のビ
ットレートに変換する変換手段である。
に、高速化を図ることができるフレーム同期検出方式を
提供することである。 【解決手段】 入力したデータのビット列をＳＰ変換回
路１がパラレルに並び替え、分周器４によりクロック入
力を分周して出力される複数の分周クロック毎に入力し
たデータのビット列をデータ分周レジスタ５が取込む。
同期パターン比較検出回路２は、データ分周レジスタ５
のビット列を分周クロック毎にフレーム同期パターン比
較メモリ２１のフレーム同期パターンと比較して不一致
ビット数を出力すると共に、一致した際には、分周クロ
ックに対応して予め記憶したフレーム同期検出フラグ
“１”をクロックビットレートパルス生成器６に出力し
ている。クロックビットレートパルス生成器６は、二分
周器４で分周されたビットレートからクロック入力のビ
ットレートに変換する変換手段である。
Description
【０００１】
【発明の属する技術分野】本発明は、入力したデータの
ビット列をフレーム同期パターンと比較してフレーム同
期を検出するフレーム同期検出方式に関し、特に、回路
の小形化、省電力化、汎用化、および処理の高速化を図
ることができるフレーム同期検出方式に関する。
ビット列をフレーム同期パターンと比較してフレーム同
期を検出するフレーム同期検出方式に関し、特に、回路
の小形化、省電力化、汎用化、および処理の高速化を図
ることができるフレーム同期検出方式に関する。
【０００２】
【従来の技術】従来、この種のフレーム同期検出方式で
は、例えば、図８に示され、特開平５−２３５９２４号
公報に記載されているように、シリアルパラレル（以後
ＳＰ）変換回路１、同期パターン比較検出回路９１、誤
りビット数比較回路９２、およびハザード除去回路９３
が備えられ、更に、同期パターン比較検出回路９１に
は、図９に示されるような同期パターン比較メモリ９４
が予め記憶されており、入力するデータ列が入力するク
ロック毎に同期パターン比較検出回路９１によりフレー
ム同期パターンと比較され、次いで、誤りビット数比較
回路９２で許容誤りビット数に一致した際に、フレーム
同期検出フラグが出力されている。
は、例えば、図８に示され、特開平５−２３５９２４号
公報に記載されているように、シリアルパラレル（以後
ＳＰ）変換回路１、同期パターン比較検出回路９１、誤
りビット数比較回路９２、およびハザード除去回路９３
が備えられ、更に、同期パターン比較検出回路９１に
は、図９に示されるような同期パターン比較メモリ９４
が予め記憶されており、入力するデータ列が入力するク
ロック毎に同期パターン比較検出回路９１によりフレー
ム同期パターンと比較され、次いで、誤りビット数比較
回路９２で許容誤りビット数に一致した際に、フレーム
同期検出フラグが出力されている。
【０００３】同期パターン比較メモリ９４には、図示さ
れるように、８ビットのフレーム同期コードと、入力ア
ドレスとする８ビットの全展開コードと、この各コード
毎に対するフレーム同期コードとの不一致ビット数と、
出力データとなるこの不一致ビット数コードとが記憶さ
れており、比較する並列の８ビットをアドレスとして不
一致ビット数コードが出力される。
れるように、８ビットのフレーム同期コードと、入力ア
ドレスとする８ビットの全展開コードと、この各コード
毎に対するフレーム同期コードとの不一致ビット数と、
出力データとなるこの不一致ビット数コードとが記憶さ
れており、比較する並列の８ビットをアドレスとして不
一致ビット数コードが出力される。
【０００４】ＳＰ変換回路１は、受けるデータビット列
の８ビットを並列に並び替えるデータの遅延回路であ
り、１ビットメモリによるＳＰ2 〜ＳＰ8 を有し、詳細
は図１０を参照して後に説明する。同期パターン比較検
出回路９１は、ＳＰ変換回路１から受ける８ビットをア
ドレスとして、同期パターン比較メモリ９４から不一致
ビット数コードを取り出して出力する。誤りビット数比
較回路９２は、別途、予め設定された許容誤りビット数
コードと同期パターン比較検出回路９１から入力した不
一致ビット数コードとを比較し、不一致ビット数が許容
誤りビット数以下であれば、フレーム同期の検出フラグ
をハザード除去回路９３に出力する。ハザード除去回路
９３は、誤りビット数比較回路９２の出力に発生するハ
ザード信号を除去して確実なフレーム同期検出フラグを
出力するフリップフロップ回路である。
の８ビットを並列に並び替えるデータの遅延回路であ
り、１ビットメモリによるＳＰ2 〜ＳＰ8 を有し、詳細
は図１０を参照して後に説明する。同期パターン比較検
出回路９１は、ＳＰ変換回路１から受ける８ビットをア
ドレスとして、同期パターン比較メモリ９４から不一致
ビット数コードを取り出して出力する。誤りビット数比
較回路９２は、別途、予め設定された許容誤りビット数
コードと同期パターン比較検出回路９１から入力した不
一致ビット数コードとを比較し、不一致ビット数が許容
誤りビット数以下であれば、フレーム同期の検出フラグ
をハザード除去回路９３に出力する。ハザード除去回路
９３は、誤りビット数比較回路９２の出力に発生するハ
ザード信号を除去して確実なフレーム同期検出フラグを
出力するフリップフロップ回路である。
【０００５】次に、図８に図１０の波形図を併せ参照し
て説明する。
て説明する。
【０００６】ＳＰ変換回路１へ８ビットのデータとして
同期ビットＦ1 〜Ｆ8 が入力クロックに同期して入力し
た場合、ＳＰ変換回路１のＳＰ2 〜ＳＰ8 それぞれは、
１クロックずつ遅れて同期パターン比較検出回路９１に
入力し、データ入力（ＳＰ1に相当）がデータＦ8 の
際、ＳＰ8 〜ＳＰ1 に対して同時に同期ビットＦ1 〜Ｆ
8 が入力される。
同期ビットＦ1 〜Ｆ8 が入力クロックに同期して入力し
た場合、ＳＰ変換回路１のＳＰ2 〜ＳＰ8 それぞれは、
１クロックずつ遅れて同期パターン比較検出回路９１に
入力し、データ入力（ＳＰ1に相当）がデータＦ8 の
際、ＳＰ8 〜ＳＰ1 に対して同時に同期ビットＦ1 〜Ｆ
8 が入力される。
【０００７】同期パターン比較検出回路９１がＳＰ8 〜
ＳＰ1 により入力される８ビットパターンをアドレスと
して同期パターン比較メモリ９４から得て出力する不一
致ビット数コードを、許容誤りビット数コードと比較す
る誤りビット数比較回路９２では、図示されるように、
出力にハザードとなるパルスの発生が避けられない。こ
のためフリップフロップ回路によるハザード除去回路９
３が誤りビット数比較回路９２の出力を受けてハザード
を除去したフレーム同期検出フラグを出力する。
ＳＰ1 により入力される８ビットパターンをアドレスと
して同期パターン比較メモリ９４から得て出力する不一
致ビット数コードを、許容誤りビット数コードと比較す
る誤りビット数比較回路９２では、図示されるように、
出力にハザードとなるパルスの発生が避けられない。こ
のためフリップフロップ回路によるハザード除去回路９
３が誤りビット数比較回路９２の出力を受けてハザード
を除去したフレーム同期検出フラグを出力する。
【０００８】
【発明が解決しようとする課題】上述した従来のフレー
ム同期検出方式では、予め定められた許容誤りビット数
を同期パターン比較メモリから得た不一致ビット数と比
較する誤りビット数比較回路の設置が全体回路の小形化
および省電力化を妨害しており、かつ、結果出力がフレ
ーム同期検出フラグだけのため、汎用性に欠けるという
問題点がある。
ム同期検出方式では、予め定められた許容誤りビット数
を同期パターン比較メモリから得た不一致ビット数と比
較する誤りビット数比較回路の設置が全体回路の小形化
および省電力化を妨害しており、かつ、結果出力がフレ
ーム同期検出フラグだけのため、汎用性に欠けるという
問題点がある。
【０００９】また、上記方式では、同期パターン比較検
出回路が、入力するクロックのビットレートに従ってパ
ラレルデータを受けてメモリに記憶しているため、この
メモリの許容サイクルタイムにより動作速度が制限を受
け、高速処理は困難であるという問題点がある。
出回路が、入力するクロックのビットレートに従ってパ
ラレルデータを受けてメモリに記憶しているため、この
メモリの許容サイクルタイムにより動作速度が制限を受
け、高速処理は困難であるという問題点がある。
【００１０】本発明の課題は、誤りビット数比較回路を
削除することによって、小形化および省電力化ができる
と共に、フレーム同期検出フラグだけでなく不一致ビッ
ト数も最終出力することによって汎用性に富み、更に、
同期パターン比較検出回路を増加することにより高速化
を図ることができるフレーム同期検出方式を提供するこ
とである。
削除することによって、小形化および省電力化ができる
と共に、フレーム同期検出フラグだけでなく不一致ビッ
ト数も最終出力することによって汎用性に富み、更に、
同期パターン比較検出回路を増加することにより高速化
を図ることができるフレーム同期検出方式を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明によるフレーム同
期検出方式は、入力したデータのビット列をフレーム同
期パターンと比較してフレーム同期を検出するフレーム
同期検出方式において、入力したデータのビット列がフ
レーム同期パターンと比較して一致した際に出力するフ
レーム同期検出フラグを予め記憶する同期パターン比較
メモリと、入力するクロックを分周して複数の分周クロ
ックを出力する分周器と、この分周器により出力された
分周クロック毎に入力したデータのビット列を前記フレ
ーム同期パターンと比較して一致した際、分周されたク
ロック毎に予め記憶した前記フレーム同期検出フラグを
出力する同期パターン比較検出回路とを備えている。
期検出方式は、入力したデータのビット列をフレーム同
期パターンと比較してフレーム同期を検出するフレーム
同期検出方式において、入力したデータのビット列がフ
レーム同期パターンと比較して一致した際に出力するフ
レーム同期検出フラグを予め記憶する同期パターン比較
メモリと、入力するクロックを分周して複数の分周クロ
ックを出力する分周器と、この分周器により出力された
分周クロック毎に入力したデータのビット列を前記フレ
ーム同期パターンと比較して一致した際、分周されたク
ロック毎に予め記憶した前記フレーム同期検出フラグを
出力する同期パターン比較検出回路とを備えている。
【００１２】また、同期パターン比較メモリは、フレー
ム同期パターンと比較する全てのビット列パターンを不
一致ビット数と共に予め記憶し、また、同期パターン比
較検出回路は、データのビット列が入力した際、前記同
期パターン比較メモリから前記不一致ビット数を取り出
して出力している。
ム同期パターンと比較する全てのビット列パターンを不
一致ビット数と共に予め記憶し、また、同期パターン比
較検出回路は、データのビット列が入力した際、前記同
期パターン比較メモリから前記不一致ビット数を取り出
して出力している。
【００１３】なお、本方式は、前記分周器から出力され
る分周クロック毎に入力したデータのビット列を取り込
むデータ分周レジスタを備え、かつ、前記同期パターン
比較検出回路は、該データ分周レジスタからデータのビ
ット列を受けてもよい。
る分周クロック毎に入力したデータのビット列を取り込
むデータ分周レジスタを備え、かつ、前記同期パターン
比較検出回路は、該データ分周レジスタからデータのビ
ット列を受けてもよい。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明の第１の実施形態を示す機能
ブロック図である。図１に示されたフレーム同期検出方
式では、ＳＰ（シリアルパラレル）変換回路１、同期パ
ターン比較検出回路２、およびハザード除去レジスタ３
を備え、更に、同期パターン比較検出回路２は同期パタ
ーン比較メモリ２１を備えてデータおよびクロックを入
力している。
ブロック図である。図１に示されたフレーム同期検出方
式では、ＳＰ（シリアルパラレル）変換回路１、同期パ
ターン比較検出回路２、およびハザード除去レジスタ３
を備え、更に、同期パターン比較検出回路２は同期パタ
ーン比較メモリ２１を備えてデータおよびクロックを入
力している。
【００１６】この第１の実施形態では、従来に比べて、
誤りビット数比較回路９２（図８）が削除される一方、
同期パターン比較メモリ２１には、図２に示されるよう
に、従来の同期パターン比較メモリ９４（図９）と比較
してフレーム同期検出フラグの記憶領域が出力データの
ために付加され、更に、同期パターン比較検出回路２は
誤りビット数およびフレーム同期検出フラグを出力して
いる。このため、ハザード除去レジスタ３が、誤りビッ
ト数およびフレーム同期検出フラグの２つの出力に対し
てハザードを除去している。
誤りビット数比較回路９２（図８）が削除される一方、
同期パターン比較メモリ２１には、図２に示されるよう
に、従来の同期パターン比較メモリ９４（図９）と比較
してフレーム同期検出フラグの記憶領域が出力データの
ために付加され、更に、同期パターン比較検出回路２は
誤りビット数およびフレーム同期検出フラグを出力して
いる。このため、ハザード除去レジスタ３が、誤りビッ
ト数およびフレーム同期検出フラグの２つの出力に対し
てハザードを除去している。
【００１７】フレーム同期検出フラグの記憶領域には、
同期パターン比較メモリ２１のアドレスになるＮビット
（この例では図示されるように、８ビットとする）の同
期パターン（この例では“１０１１００１０”とする）
に対する不一致ビット数“０”に対してのみ、フレーム
同期検出フラグ“１”が立ち、他の不一致ビット数に対
してはフレーム同期検出フラグ“０”が立つものとす
る。
同期パターン比較メモリ２１のアドレスになるＮビット
（この例では図示されるように、８ビットとする）の同
期パターン（この例では“１０１１００１０”とする）
に対する不一致ビット数“０”に対してのみ、フレーム
同期検出フラグ“１”が立ち、他の不一致ビット数に対
してはフレーム同期検出フラグ“０”が立つものとす
る。
【００１８】次に、図１から図３までを併せ参照して第
１の実施形態について説明する。
１の実施形態について説明する。
【００１９】ＳＰ変換回路１は、従来同様、受けるデー
タビット列の８ビットを並列に並び替えるデータの遅延
回路であり、１ビットメモリによるＳＰ2 〜ＳＰ8 を有
している。入力するクロックと共に受けるデータビット
列の８ビット、Ｆ1 〜Ｆ8 は、図３に示されるように、
１クロック毎にＳＰ2 からＳＰ8 まで順次遅れて入力
し、ＳＰ1 に相当する入力がデータＦ8 の場合、ＳＰ8
〜ＳＰ1 それぞれに並列にデータＦ1 〜Ｆ8 の同期パタ
ーンが揃い、同時に出力される。
タビット列の８ビットを並列に並び替えるデータの遅延
回路であり、１ビットメモリによるＳＰ2 〜ＳＰ8 を有
している。入力するクロックと共に受けるデータビット
列の８ビット、Ｆ1 〜Ｆ8 は、図３に示されるように、
１クロック毎にＳＰ2 からＳＰ8 まで順次遅れて入力
し、ＳＰ1 に相当する入力がデータＦ8 の場合、ＳＰ8
〜ＳＰ1 それぞれに並列にデータＦ1 〜Ｆ8 の同期パタ
ーンが揃い、同時に出力される。
【００２０】同期パターン比較検出回路２は、図２に示
されるような同期パターン比較メモリ２１を有し、ＳＰ
8 〜ＳＰ1 の１組のデータをアドレスコードとして、同
期パターン比較メモリ２１からフレーム同期コードとの
不一致ビット数のコード４ビットとフレーム同期検出フ
ラグ“１または０”の１ビットとを取り出して出力す
る。アドレスコードを検索した結果、フレーム同期コー
ドとの不一致によりフレーム同期検出フラグ“０”を出
力する際、同期パターン比較メモリ２１にＲＯＭ（読取
り専用メモリ）を使用するので、フラグ“１”より十分
短い時間を有する疑似パルスがハザードとして発生す
る。
されるような同期パターン比較メモリ２１を有し、ＳＰ
8 〜ＳＰ1 の１組のデータをアドレスコードとして、同
期パターン比較メモリ２１からフレーム同期コードとの
不一致ビット数のコード４ビットとフレーム同期検出フ
ラグ“１または０”の１ビットとを取り出して出力す
る。アドレスコードを検索した結果、フレーム同期コー
ドとの不一致によりフレーム同期検出フラグ“０”を出
力する際、同期パターン比較メモリ２１にＲＯＭ（読取
り専用メモリ）を使用するので、フラグ“１”より十分
短い時間を有する疑似パルスがハザードとして発生す
る。
【００２１】ハザード除去レジスタ３はこの発生したハ
ザードを除去する周知の回路を有している。
ザードを除去する周知の回路を有している。
【００２２】この第１の実施形態では、従来と比較し
て、誤りビット数比較回路を削除したが、同期パターン
比較メモリに追加されるフレーム同期検出フラグは、各
アドレスに対して１ビットのみなので、従来と比較して
回路が小形化されると共に省電力化されている。更に、
フレーム同期検出フラグに加えて、誤りビット数情報も
出力されるので、汎用性に富んでいる。
て、誤りビット数比較回路を削除したが、同期パターン
比較メモリに追加されるフレーム同期検出フラグは、各
アドレスに対して１ビットのみなので、従来と比較して
回路が小形化されると共に省電力化されている。更に、
フレーム同期検出フラグに加えて、誤りビット数情報も
出力されるので、汎用性に富んでいる。
【００２３】次に、図４から図７までを併せ参照して第
２の実施形態について説明する。
２の実施形態について説明する。
【００２４】まず、図４の機能ブロック図に示されるよ
うに、第２の実施形態では、上記第１の実施形態と同一
のＳＰ変換回路１および同期パターン比較検出回路２
ａ、２ｂに対して、二分周器４、およびこの二分周に対
応する２つのデータ分周レジスタ５ａ、５ｂが備えられ
ているものとする。通常、Ｍ分周器に対してＭ個のデー
タ分周レジスタとＭ個の同期パターン比較検出回路とが
備えられる。また、これら複数の同期パターン比較検出
回路２−が発生するハザードの除去に、これらの出力、
誤りビット数コードおよびフレーム同期検出フラグそれ
ぞれに対応してクロックビットレートパルス生成器６
ａ、６ｂが備えられている。
うに、第２の実施形態では、上記第１の実施形態と同一
のＳＰ変換回路１および同期パターン比較検出回路２
ａ、２ｂに対して、二分周器４、およびこの二分周に対
応する２つのデータ分周レジスタ５ａ、５ｂが備えられ
ているものとする。通常、Ｍ分周器に対してＭ個のデー
タ分周レジスタとＭ個の同期パターン比較検出回路とが
備えられる。また、これら複数の同期パターン比較検出
回路２−が発生するハザードの除去に、これらの出力、
誤りビット数コードおよびフレーム同期検出フラグそれ
ぞれに対応してクロックビットレートパルス生成器６
ａ、６ｂが備えられている。
【００２５】ＳＰ変換回路１については、既に説明済み
なので、説明を省略する。同期パターン比較検出回路２
ａ、２ｂについても、上述同様なので説明を省略する。
二分周器４は、入力するクロックを１／２に分周して二
分周クロックＡ、Ｂを生成している。二分周の場合、入
力クロックの立ち下がりを利用した二分周クロックＡを
反転して二分周クロックＢが生成され、二分周クロック
Ａはデータ分周レジスタ５ａに供給され、他方の二分周
クロックＢはデータ分周レジスタ５ｂに供給されるもの
とする。また、データ入力はＤ0 、Ｄ1 、〜の順序とす
る。
なので、説明を省略する。同期パターン比較検出回路２
ａ、２ｂについても、上述同様なので説明を省略する。
二分周器４は、入力するクロックを１／２に分周して二
分周クロックＡ、Ｂを生成している。二分周の場合、入
力クロックの立ち下がりを利用した二分周クロックＡを
反転して二分周クロックＢが生成され、二分周クロック
Ａはデータ分周レジスタ５ａに供給され、他方の二分周
クロックＢはデータ分周レジスタ５ｂに供給されるもの
とする。また、データ入力はＤ0 、Ｄ1 、〜の順序とす
る。
【００２６】データ分周レジスタ５ａは、図４および図
５に示されるように、１ビットメモリによるＳＰａ１〜
ＳＰａ８を有し、二分周クロックＡにより、ＳＰ変換回
路１のＳＰ1 〜ＳＰ8 の出力を取り込む。この結果、Ｓ
Ｐａ１には、データＤ1 、Ｄ3 、〜と１つ置きの奇数番
が順次取り込まれるものとする。他方、データ分周レジ
スタ５ｂも同様に、１ビットメモリによるＳＰｂ１〜Ｓ
Ｐｂ８を有し、二分周クロックＢにより、ＳＰ変換回路
１のＳＰ1 〜ＳＰ8 の出力を取り込み、この結果、ＳＰ
ｂ１には、データＤ0 、Ｄ2 、〜と１つ置きの偶数番が
順次取り込まれることになる。
５に示されるように、１ビットメモリによるＳＰａ１〜
ＳＰａ８を有し、二分周クロックＡにより、ＳＰ変換回
路１のＳＰ1 〜ＳＰ8 の出力を取り込む。この結果、Ｓ
Ｐａ１には、データＤ1 、Ｄ3 、〜と１つ置きの奇数番
が順次取り込まれるものとする。他方、データ分周レジ
スタ５ｂも同様に、１ビットメモリによるＳＰｂ１〜Ｓ
Ｐｂ８を有し、二分周クロックＢにより、ＳＰ変換回路
１のＳＰ1 〜ＳＰ8 の出力を取り込み、この結果、ＳＰ
ｂ１には、データＤ0 、Ｄ2 、〜と１つ置きの偶数番が
順次取り込まれることになる。
【００２７】同期パターン比較検出回路２ａは、データ
分周レジスタ５ａのＳＰａ１〜ＳＰａ８のデータをパラ
レルに取り込み、内蔵する同期パターン比較メモリ２１
で比較する。同様に、同期パターン比較検出回路２ｂ
は、データ分周レジスタ５ｂのＳＰｂ１〜ＳＰｂ８のデ
ータをパラレルに取り込み、内蔵する同期パターン比較
メモリ２１で比較する。
分周レジスタ５ａのＳＰａ１〜ＳＰａ８のデータをパラ
レルに取り込み、内蔵する同期パターン比較メモリ２１
で比較する。同様に、同期パターン比較検出回路２ｂ
は、データ分周レジスタ５ｂのＳＰｂ１〜ＳＰｂ８のデ
ータをパラレルに取り込み、内蔵する同期パターン比較
メモリ２１で比較する。
【００２８】ここで、フレーム同期パターンをデータＤ
1 〜Ｄ8 とすれば、データ分周レジスタ５ｂでＳＰｂ１
にデータＤ8 が入力された際、同期パターン比較検出回
路２ｂが、不一致ビット数コード“０”をクロックビッ
トレートパルス生成器６ａに出力すると共に、フレーム
同期検出フラグをクロックビットレートパルス生成器６
ｂに出力する。
1 〜Ｄ8 とすれば、データ分周レジスタ５ｂでＳＰｂ１
にデータＤ8 が入力された際、同期パターン比較検出回
路２ｂが、不一致ビット数コード“０”をクロックビッ
トレートパルス生成器６ａに出力すると共に、フレーム
同期検出フラグをクロックビットレートパルス生成器６
ｂに出力する。
【００２９】クロックビットレートパルス生成器６ａ、
６ｂは、受けたデータが２つのデータＤ8 、Ｄ9 それぞ
れの区間Ｔ2 、Ｔ3 に亘る区間Ｔ1 のパルスになるの
で、二分周クロックＡ、Ｂを受け、同期パターン比較検
出回路２ｂから受けたハザードを除去すると共に、誤り
ビット数またはフレーム同期検出フラグのみをクロック
入力の区間Ｔ2 に対応するビットレートおよびタイミン
グに従ってパラレルに出力している。すなわち、クロッ
クビットレートパルス生成器６ａは４ビットの不一致ビ
ット数コードを出力し、クロックビットレートパルス生
成器６ｂは１ビットのフレーム同期検出フラグを出力し
ている。なお、二分周による２個の入力は、クロック入
力のビットレートに変換後、ＯＲ回路によりシリアルに
出力されている。
６ｂは、受けたデータが２つのデータＤ8 、Ｄ9 それぞ
れの区間Ｔ2 、Ｔ3 に亘る区間Ｔ1 のパルスになるの
で、二分周クロックＡ、Ｂを受け、同期パターン比較検
出回路２ｂから受けたハザードを除去すると共に、誤り
ビット数またはフレーム同期検出フラグのみをクロック
入力の区間Ｔ2 に対応するビットレートおよびタイミン
グに従ってパラレルに出力している。すなわち、クロッ
クビットレートパルス生成器６ａは４ビットの不一致ビ
ット数コードを出力し、クロックビットレートパルス生
成器６ｂは１ビットのフレーム同期検出フラグを出力し
ている。なお、二分周による２個の入力は、クロック入
力のビットレートに変換後、ＯＲ回路によりシリアルに
出力されている。
【００３０】この第２の実施態様では、クロック入力の
速度、すなわち、データ入力のビットレートが二分周器
により１／２に下げられるので、同期パターン比較検出
回路においてメモリの許容サイクルタイムに対して比較
する動作に余裕が得られ、メモリの比較処理の高速化が
可能である。
速度、すなわち、データ入力のビットレートが二分周器
により１／２に下げられるので、同期パターン比較検出
回路においてメモリの許容サイクルタイムに対して比較
する動作に余裕が得られ、メモリの比較処理の高速化が
可能である。
【００３１】上記説明では、同期パターンを８ビットの
フレーム同期コードとしたが、Ｎビットとして、同期パ
ターン比較メモリのアドレスコードも、不一致ビット数
コードも増減してよい。更に、フレーム同期検出フラグ
を不一致ビット数“０”としたが、例えば、不一致ビッ
ト数“３”までにフレーム同期検出フラグを立てること
により、許容誤りビット数“３”を設定することもでき
る。
フレーム同期コードとしたが、Ｎビットとして、同期パ
ターン比較メモリのアドレスコードも、不一致ビット数
コードも増減してよい。更に、フレーム同期検出フラグ
を不一致ビット数“０”としたが、例えば、不一致ビッ
ト数“３”までにフレーム同期検出フラグを立てること
により、許容誤りビット数“３”を設定することもでき
る。
【００３２】また、上記説明では、分周器として、二分
周のみを説明したが、Ｍ分周としてデータ入力のビット
毎に分周クロックの立上がりを生じるようなＭ分周クロ
ックをＭ個生成することにより、より高速化を図ること
ができる。
周のみを説明したが、Ｍ分周としてデータ入力のビット
毎に分周クロックの立上がりを生じるようなＭ分周クロ
ックをＭ個生成することにより、より高速化を図ること
ができる。
【００３３】上記説明で、機能ブロックを図示して説明
したが、ブロックの機能配分は分離併合により上記機能
を満たす限り自由に変更できるので、上記説明が本発明
を限定するものではない。
したが、ブロックの機能配分は分離併合により上記機能
を満たす限り自由に変更できるので、上記説明が本発明
を限定するものではない。
【００３４】
【発明の効果】以上説明したように本発明によれば、従
来と比較して、誤りビット数比較回路を削除し、かつ、
同期パターン比較メモリに１ビットのみのフレーム同期
検出フラグを付加して、同期パターン比較検出回路から
直接、フレーム同期検出フラグを出力するので、主要回
路がＲＯＭ（読取り専用メモリ）で構成でき、小形化さ
れると共に省電力化されるフレーム同期検出方式を得る
ことができる。
来と比較して、誤りビット数比較回路を削除し、かつ、
同期パターン比較メモリに１ビットのみのフレーム同期
検出フラグを付加して、同期パターン比較検出回路から
直接、フレーム同期検出フラグを出力するので、主要回
路がＲＯＭ（読取り専用メモリ）で構成でき、小形化さ
れると共に省電力化されるフレーム同期検出方式を得る
ことができる。
【００３５】また、フレーム同期検出フラグに加えて、
誤りビット数情報も出力されるので、汎用性に富んだフ
レーム同期検出方式を得ることができる。
誤りビット数情報も出力されるので、汎用性に富んだフ
レーム同期検出方式を得ることができる。
【００３６】クロック入力からＭ分周された分周クロッ
クを生成し、Ｍ個の同期パターン比較検出回路それぞれ
で、１／Ｍに低下した速度により、データ入力とメモリ
のフレーム同期検出フラグとの比較をするので、同期パ
ターン比較検出回路でメモリの許容サイクルタイムに対
して比較する動作に余裕が得られ、比較処理の高速化が
可能なフレーム同期検出方式を得ることができる。
クを生成し、Ｍ個の同期パターン比較検出回路それぞれ
で、１／Ｍに低下した速度により、データ入力とメモリ
のフレーム同期検出フラグとの比較をするので、同期パ
ターン比較検出回路でメモリの許容サイクルタイムに対
して比較する動作に余裕が得られ、比較処理の高速化が
可能なフレーム同期検出方式を得ることができる。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】本発明の実施の一形態を示すメモリ領域図であ
る。
る。
【図３】図１における実施の一形態を示す波形図であ
る。
る。
【図４】本発明の実施の別の形態を示す機能ブロック図
である。
である。
【図５】図４における実施の一形態を示すＡ側の波形図
である。
である。
【図６】図４における実施の一形態を示すＢ側の波形図
である。
である。
【図７】図４における実施の一形態を示す出力側の波形
図である。
図である。
【図８】従来の一例を示す機能ブロック図である。
【図９】従来の一例を示すメモリ領域図である。
【図１０】図８における一例を示す波形図である。
１ ＳＰ（シリアルパラレル）変換回路 ２、２ａ、２ｂ 同期パターン比較検出回路 ３ ハザード除去レジスタ ４ 二分周器 ５ａ、５ｂ データ分周レジスタ ６ａ、６ｂ クロックビットレートパルス生成器 ２１ 同期パターン比較メモリ
Claims (5)
- 【請求項１】 入力したデータのビット列をフレーム同
期パターンと比較してフレーム同期を検出するフレーム
同期検出方式において、入力したデータのビット列がフ
レーム同期パターンと比較して一致した際に出力するフ
レーム同期検出フラグを予め記憶する同期パターン比較
メモリと、入力したデータのビット列がフレーム同期パ
ターンと比較して一致した際、前記フレーム同期検出フ
ラグを出力する同期パターン比較検出回路とを備えるこ
とを特徴とするフレーム同期検出方式。 - 【請求項２】 入力したデータのビット列をフレーム同
期パターンと比較してフレーム同期を検出するフレーム
同期検出方式において、入力するクロックを分周して複
数の分周クロックを出力する分周器と、該分周器により
出力された分周クロック毎に入力したデータのビット列
を前記フレーム同期パターンと比較してフレーム同期を
検出する同期パターン比較検出回路とを備えることを特
徴とするフレーム同期検出方式。 - 【請求項３】 入力したデータのビット列をフレーム同
期パターンと比較してフレーム同期を検出するフレーム
同期検出方式において、入力したデータのビット列がフ
レーム同期パターンと比較して一致した際に出力するフ
レーム同期検出フラグを予め記憶する同期パターン比較
メモリと、入力するクロックを分周して複数の分周クロ
ックを出力する分周器と、該分周器により出力された分
周クロック毎に入力したデータのビット列を前記フレー
ム同期パターンと比較して一致した際、分周されたクロ
ック毎に予め記憶した前記フレーム同期検出フラグを出
力する同期パターン比較検出回路とを備えることを特徴
とするフレーム同期検出方式。 - 【請求項４】 請求項１または請求項３において、同期
パターン比較メモリは、フレーム同期パターンと比較す
る全てのビット列パターンを不一致ビット数と共に予め
記憶し、また、同期パターン比較検出回路は、データの
ビット列が入力した際、前記同期パターン比較メモリか
ら前記不一致ビット数を取り出して出力することを特徴
とするフレーム同期検出方式。 - 【請求項５】 請求項２または請求項３において、前記
分周器から出力される分周クロック毎に入力したデータ
のビット列を取り込むデータ分周レジスタを備え、前記
同期パターン比較検出回路は、該データ分周レジスタか
らデータのビット列を受けることを特徴とするフレーム
同期検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208615A JPH0955728A (ja) | 1995-08-16 | 1995-08-16 | フレーム同期検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208615A JPH0955728A (ja) | 1995-08-16 | 1995-08-16 | フレーム同期検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955728A true JPH0955728A (ja) | 1997-02-25 |
Family
ID=16559162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208615A Withdrawn JPH0955728A (ja) | 1995-08-16 | 1995-08-16 | フレーム同期検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
-
1995
- 1995-08-16 JP JP7208615A patent/JPH0955728A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528748B2 (en) | 2006-11-15 | 2009-05-05 | Fujitsu Microelectronics Limited | Serial data receiving circuit and serial data receiving method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |