JPH0736822A - Ｄｍａ転送回路 - Google Patents
Ｄｍａ転送回路Info
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- JPH0736822A JPH0736822A JP17876493A JP17876493A JPH0736822A JP H0736822 A JPH0736822 A JP H0736822A JP 17876493 A JP17876493 A JP 17876493A JP 17876493 A JP17876493 A JP 17876493A JP H0736822 A JPH0736822 A JP H0736822A
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- cpu
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Abstract
(57)【要約】 （修正有）
【目的】 ＣＰＵが休止し続けないシングル転送可能な
回路を提供する。 【構成】 ＤＭＡコントローラ３３の書き込み制御信号
１を第２フリップフロップ３のクロック端子１１に接続
し、レジスタ１８の書き込み端子２を、周辺機器側のＣ
ＰＵ８の書き込み端子１７に接続する。第１フリップフ
ロップ１９のクリア端子２１を、周辺機器側のＣＰＵ８
の読み出し信号の出力端子３２とレジスタ１８の読み出
し制御信号（ＩＯＲＣ）の入力端子に接続する。第２フ
リップフロップ３の出力端子４を第１ＡＮＤゲート５の
入力端子６に接続すると共に周辺機器側のＣＰＵ８の読
み出しフラグ端子９に接続し、第２ＡＮＤゲート１３の
出力をＯＲゲート２６の入力１６に接続する。このＯＲ
ゲート２６の出力を前記周辺機器カードの出力端子２８
とパソコン３８側の入力端子２９を介してパソコン側の
ＣＰＵ４０のバスリクエスト信号端子３０に接続するよ
うに構成する。
回路を提供する。 【構成】 ＤＭＡコントローラ３３の書き込み制御信号
１を第２フリップフロップ３のクロック端子１１に接続
し、レジスタ１８の書き込み端子２を、周辺機器側のＣ
ＰＵ８の書き込み端子１７に接続する。第１フリップフ
ロップ１９のクリア端子２１を、周辺機器側のＣＰＵ８
の読み出し信号の出力端子３２とレジスタ１８の読み出
し制御信号（ＩＯＲＣ）の入力端子に接続する。第２フ
リップフロップ３の出力端子４を第１ＡＮＤゲート５の
入力端子６に接続すると共に周辺機器側のＣＰＵ８の読
み出しフラグ端子９に接続し、第２ＡＮＤゲート１３の
出力をＯＲゲート２６の入力１６に接続する。このＯＲ
ゲート２６の出力を前記周辺機器カードの出力端子２８
とパソコン３８側の入力端子２９を介してパソコン側の
ＣＰＵ４０のバスリクエスト信号端子３０に接続するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はパソコンと周辺機器間の
データ転送を行うものに関する。
データ転送を行うものに関する。
【０００２】
【従来の技術】従来、パソコン側のメモリと、周辺機器
との間でＤＭＡモードでデータ転送を行う場合は、前記
パソコン側のＣＰＵのデータバスラインと周辺機器側の
ＣＰＵのデータバスラインを共通のものとし、ＤＭＡコ
ントローラによって、一時的にＣＰＵを休止させて周辺
機器とメモリ間で直接データ転送していた。このような
ＤＭＡ転送は、メインＣＰＵを介さないで、入出力装置
から、メモリに直接転送されるのでＤＭＡコントローラ
は、メインＣＰＵに対してバスラインの使用を要求する
ＢＳＲＱ信号を出力し、これによって前記バスラインを
前記メインＣＰＵから切り離し、一時的にメインＣＰＵ
を停止させ、この間にメモリへのデータの書き込み、あ
るいはメモリからのデータの読みだしのタイミング信号
をＤＭＡコントローラから出力してＤＭＡ転送を行う。
メインＣＰＵは入出力開始の起動をかけるだけで、１ブ
ロックのデータ転送が終了する迄、すべてＤＭＡコント
ローラとサブＣＰＵが自動的に転送を実行するようにな
っている。しかしながら、上記のＤＭＡ転送において
は、ＤＭＡモードが設定されている間はメインＣＰＵが
休止モードにあるため、その間メインＣＰＵは処理をお
こなうことができず、例えば、高速処理を行う入出力機
器が存在するような場合は不都合が生じるという欠点を
有していた。
との間でＤＭＡモードでデータ転送を行う場合は、前記
パソコン側のＣＰＵのデータバスラインと周辺機器側の
ＣＰＵのデータバスラインを共通のものとし、ＤＭＡコ
ントローラによって、一時的にＣＰＵを休止させて周辺
機器とメモリ間で直接データ転送していた。このような
ＤＭＡ転送は、メインＣＰＵを介さないで、入出力装置
から、メモリに直接転送されるのでＤＭＡコントローラ
は、メインＣＰＵに対してバスラインの使用を要求する
ＢＳＲＱ信号を出力し、これによって前記バスラインを
前記メインＣＰＵから切り離し、一時的にメインＣＰＵ
を停止させ、この間にメモリへのデータの書き込み、あ
るいはメモリからのデータの読みだしのタイミング信号
をＤＭＡコントローラから出力してＤＭＡ転送を行う。
メインＣＰＵは入出力開始の起動をかけるだけで、１ブ
ロックのデータ転送が終了する迄、すべてＤＭＡコント
ローラとサブＣＰＵが自動的に転送を実行するようにな
っている。しかしながら、上記のＤＭＡ転送において
は、ＤＭＡモードが設定されている間はメインＣＰＵが
休止モードにあるため、その間メインＣＰＵは処理をお
こなうことができず、例えば、高速処理を行う入出力機
器が存在するような場合は不都合が生じるという欠点を
有していた。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
ＤＭＡ転送モードは、その期間内でメインＣＰＵが休止
する状態になる時が長いため、高速処理を行う入出力機
器が存在するような場合は処理が間に合わないという問
題を有していた。本考案は、上記の問題を解決しメイン
ＣＰＵが長期間休止することのないシングル転送方式に
よるデータ転送可能な方式を提供することにある。
ＤＭＡ転送モードは、その期間内でメインＣＰＵが休止
する状態になる時が長いため、高速処理を行う入出力機
器が存在するような場合は処理が間に合わないという問
題を有していた。本考案は、上記の問題を解決しメイン
ＣＰＵが長期間休止することのないシングル転送方式に
よるデータ転送可能な方式を提供することにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、前記ＤＭＡコントローラと前記周辺機器側
のＣＰＵのバスラインを相互に接続し、周辺機器側のメ
モリと前記周辺機器側のＣＰＵ側のバスラインを相互に
接続する。尚、パソコンと周辺機器側の共通のバスライ
ンはコネクタを介して相互に接続し、パソコン側のメモ
リは前記レジスタを介して周辺機器側のメモリと相互に
接続する。ＤＭＡコントローラの書き込み制御信号を第
２フリップフロップのクロック端子に接続し、レジスタ
の書き込み端子を、周辺機器側のＣＰＵ８書き込み端子
に接続する。前記第２フリップフロップの出力端子の一
方を第１ＡＮＤゲートの一方の入力に接続し、前記出力
端子の他方を前記周辺機器側のＣＰＵの書き込みフラグ
端子（ＷＦＬＧ）に接続し、前記第１ＡＮＤゲートの他
方の入力に、前記ＤＭＡコントローラのＨＬＤＲＥＱ信
号の出力端子に接続し、前記第２フリップフロップのク
リア端子を前記周辺機器側のＣＰＵの書き込み端子に接
続される。第２ＡＮＤゲートの一方の入力を、前記第１
ＡＮＤゲートの一方の入力と、前記ＤＭＡコントローラ
のＨＬＤＲＥＱ信号の出力端子に接続する。ＯＲゲート
の一方の入力端子を前記第１ＡＮＤゲートの出力に接続
し、前記ＯＲゲートの他方の入力端子を前記第２ＡＮＤ
ゲートの出力に接続し、周辺機器側のＣＰＵの書き込み
端子を、前記第２フリップフロップのクリア端子に接続
し、第１フリップフロップのクロック端子を、前記ＤＭ
Ａコントローラの読み出し制御信号の出力端子に接続
し、前記第１フリップフロップのクリア端子を、前記周
辺機器側のＣＰＵの読み出し信号の出力端子に接続す
る。前記第１フリップフロップの出力端子を前記第２Ａ
ＮＤゲートの入力端子に接続すると共にパソコン側のＣ
ＰＵの読み出しフラグ端子（ＲＦＬＧ）に接続し、この
第２ＡＮＤゲートの出力をＯＲゲートの入力に接続す
る。このＯＲゲートの出力を前記周辺機器カードの出力
端子とパソコン側の入力端子を介してパソコン側のＣＰ
Ｕのバスリクエスト信号（ＢＵＳＲＥＱ）端子に接続す
るように構成する。
決するため、前記ＤＭＡコントローラと前記周辺機器側
のＣＰＵのバスラインを相互に接続し、周辺機器側のメ
モリと前記周辺機器側のＣＰＵ側のバスラインを相互に
接続する。尚、パソコンと周辺機器側の共通のバスライ
ンはコネクタを介して相互に接続し、パソコン側のメモ
リは前記レジスタを介して周辺機器側のメモリと相互に
接続する。ＤＭＡコントローラの書き込み制御信号を第
２フリップフロップのクロック端子に接続し、レジスタ
の書き込み端子を、周辺機器側のＣＰＵ８書き込み端子
に接続する。前記第２フリップフロップの出力端子の一
方を第１ＡＮＤゲートの一方の入力に接続し、前記出力
端子の他方を前記周辺機器側のＣＰＵの書き込みフラグ
端子（ＷＦＬＧ）に接続し、前記第１ＡＮＤゲートの他
方の入力に、前記ＤＭＡコントローラのＨＬＤＲＥＱ信
号の出力端子に接続し、前記第２フリップフロップのク
リア端子を前記周辺機器側のＣＰＵの書き込み端子に接
続される。第２ＡＮＤゲートの一方の入力を、前記第１
ＡＮＤゲートの一方の入力と、前記ＤＭＡコントローラ
のＨＬＤＲＥＱ信号の出力端子に接続する。ＯＲゲート
の一方の入力端子を前記第１ＡＮＤゲートの出力に接続
し、前記ＯＲゲートの他方の入力端子を前記第２ＡＮＤ
ゲートの出力に接続し、周辺機器側のＣＰＵの書き込み
端子を、前記第２フリップフロップのクリア端子に接続
し、第１フリップフロップのクロック端子を、前記ＤＭ
Ａコントローラの読み出し制御信号の出力端子に接続
し、前記第１フリップフロップのクリア端子を、前記周
辺機器側のＣＰＵの読み出し信号の出力端子に接続す
る。前記第１フリップフロップの出力端子を前記第２Ａ
ＮＤゲートの入力端子に接続すると共にパソコン側のＣ
ＰＵの読み出しフラグ端子（ＲＦＬＧ）に接続し、この
第２ＡＮＤゲートの出力をＯＲゲートの入力に接続す
る。このＯＲゲートの出力を前記周辺機器カードの出力
端子とパソコン側の入力端子を介してパソコン側のＣＰ
Ｕのバスリクエスト信号（ＢＵＳＲＥＱ）端子に接続す
るように構成する。
【０００５】
【作用】以上のように構成したので、本発明によるＤＭ
Ａ転送回路において、入出力装置からパソコンにたいす
るシングル転送は、周辺機器側のＣＰＵはポーリングに
よって、ＤＭＡコントローラから書き込みフラグ（ＷＦ
ＬＧ）が送られて来るのを常時監視し、ＤＭＡコントロ
ーラは最初のデータの書き込み制御信号（ＩＯＷＣ）
と、ホールドリクエスト信号（ＨＬＤＲＥＱ）を出力す
る。前記（ＩＯＷＣ）信号の一方は第２フリップフロッ
プのクロック端子に入力されるが、周辺機器側のＣＰＵ
の書き込み信号（＊ＷＦＬＡＧ）は、未だ出力されてい
ないので、前記第２フリップフロップのデータ端子は、
“Ｌ”レベルのままである。従って、第１ＡＮＤゲート
の出力は“Ｌ”レベルになったままで、前記パソコン側
のＣＰＵのバスリクエスト信号として入力されずにマス
クされることになり、この間パソコン側のＣＰＵを動作
可能な状態にする。このマスク期間内で周辺機器側のＣ
ＰＵがレジスタに対し１バイト目のデータを出力すると
共に、書き込み信号（＊ＷＦＬＡＧ）を出力し、この書
き込み信号（＊ＷＦＬＡＧ）によってレジスタに対し１
バイト目のデータが書き込まれる。また、前記（＊ＷＦ
ＬＡＧ）信号によって、前記第２フリップフロップのク
リア端子が“Ｈ”レベルになり動作可能な状態にセット
される。上記に続いてＤＭＡコントローラから２番目の
データの書き込み信号（ＩＯＷＣ）信号と、ＨＬＤＲＥ
Ｑ信号がＤＭＡコントローラから出力される。前記第２
フリップフロップのクリア端子が“Ｈ”レベルになり動
作可能な状態にセットされているので、ＨＬＤＲＥＱ信
号はパソコン側のＣＰＵのバスリクエスト信号として入
力され、これによって前記パソコン側のＣＰＵは休止状
態になり、この間にＤＭＡコントローラが、パソコン側
のメモリに対して、前記レジスタに書き込んだ１バイト
目のデータの書き込みを行うと共に、前記周辺機器側の
ＣＰＵ（＊ＷＦＬＡＧ）の出力を解除し、再度バスリク
エスト信号の出力をマスクした状態にし、パソコン側の
ＣＰＵを動作状態に戻すと共に、前記周辺側機器側のＣ
ＰＵに対し２番目のデータの書き込み動作を要求し、以
後上記１番目の書き込みと同様のサイクルを反復して、
所定のバイト数のデータを転送する。次に、パソコンか
ら周辺機器側にたいするデータのシングル転送の動作に
ついて説明する。パソコン側のＣＰＵが周辺機器側にデ
ータを転送したい場合は、ＤＭＡコントローラに対して
ライト信号を出力する。この信号によって、前記ＤＭＡ
コントローラが読み出し制御信号（ＩＯＲＣ）とホール
ドリクエスト信号（ＨＬＤＲＥＱ）を出力し、前記読み
出し制御信号（ＩＯＲＣ）を第１フリップフロップのク
ロック端子に入力し、この第１フリップフロップによっ
て所定の期間ラッチしパソコン側のＣＰＵを休止状態に
する。この休止している間に、周辺機器側のＣＰＵ８パ
ソコン側から書き込まれたレジスタのデータを読み込ん
で、周辺機器側のメモリに書き込みを行う。これによっ
て、周辺機器側のＣＰＵが端子から読み出し信号（＊Ｒ
ＦＬＧ）を出力し、前記第１フリップフロップでラッチ
されていたＨＯＬＤＲＥＱ信号を解除し、パソコン側の
ＣＰＵを動作状態に戻す。この後は上記のサイクルが反
復され、所定のバイト数のデータがパソコンのメモリか
ら周辺機器側に転送される。
Ａ転送回路において、入出力装置からパソコンにたいす
るシングル転送は、周辺機器側のＣＰＵはポーリングに
よって、ＤＭＡコントローラから書き込みフラグ（ＷＦ
ＬＧ）が送られて来るのを常時監視し、ＤＭＡコントロ
ーラは最初のデータの書き込み制御信号（ＩＯＷＣ）
と、ホールドリクエスト信号（ＨＬＤＲＥＱ）を出力す
る。前記（ＩＯＷＣ）信号の一方は第２フリップフロッ
プのクロック端子に入力されるが、周辺機器側のＣＰＵ
の書き込み信号（＊ＷＦＬＡＧ）は、未だ出力されてい
ないので、前記第２フリップフロップのデータ端子は、
“Ｌ”レベルのままである。従って、第１ＡＮＤゲート
の出力は“Ｌ”レベルになったままで、前記パソコン側
のＣＰＵのバスリクエスト信号として入力されずにマス
クされることになり、この間パソコン側のＣＰＵを動作
可能な状態にする。このマスク期間内で周辺機器側のＣ
ＰＵがレジスタに対し１バイト目のデータを出力すると
共に、書き込み信号（＊ＷＦＬＡＧ）を出力し、この書
き込み信号（＊ＷＦＬＡＧ）によってレジスタに対し１
バイト目のデータが書き込まれる。また、前記（＊ＷＦ
ＬＡＧ）信号によって、前記第２フリップフロップのク
リア端子が“Ｈ”レベルになり動作可能な状態にセット
される。上記に続いてＤＭＡコントローラから２番目の
データの書き込み信号（ＩＯＷＣ）信号と、ＨＬＤＲＥ
Ｑ信号がＤＭＡコントローラから出力される。前記第２
フリップフロップのクリア端子が“Ｈ”レベルになり動
作可能な状態にセットされているので、ＨＬＤＲＥＱ信
号はパソコン側のＣＰＵのバスリクエスト信号として入
力され、これによって前記パソコン側のＣＰＵは休止状
態になり、この間にＤＭＡコントローラが、パソコン側
のメモリに対して、前記レジスタに書き込んだ１バイト
目のデータの書き込みを行うと共に、前記周辺機器側の
ＣＰＵ（＊ＷＦＬＡＧ）の出力を解除し、再度バスリク
エスト信号の出力をマスクした状態にし、パソコン側の
ＣＰＵを動作状態に戻すと共に、前記周辺側機器側のＣ
ＰＵに対し２番目のデータの書き込み動作を要求し、以
後上記１番目の書き込みと同様のサイクルを反復して、
所定のバイト数のデータを転送する。次に、パソコンか
ら周辺機器側にたいするデータのシングル転送の動作に
ついて説明する。パソコン側のＣＰＵが周辺機器側にデ
ータを転送したい場合は、ＤＭＡコントローラに対して
ライト信号を出力する。この信号によって、前記ＤＭＡ
コントローラが読み出し制御信号（ＩＯＲＣ）とホール
ドリクエスト信号（ＨＬＤＲＥＱ）を出力し、前記読み
出し制御信号（ＩＯＲＣ）を第１フリップフロップのク
ロック端子に入力し、この第１フリップフロップによっ
て所定の期間ラッチしパソコン側のＣＰＵを休止状態に
する。この休止している間に、周辺機器側のＣＰＵ８パ
ソコン側から書き込まれたレジスタのデータを読み込ん
で、周辺機器側のメモリに書き込みを行う。これによっ
て、周辺機器側のＣＰＵが端子から読み出し信号（＊Ｒ
ＦＬＧ）を出力し、前記第１フリップフロップでラッチ
されていたＨＯＬＤＲＥＱ信号を解除し、パソコン側の
ＣＰＵを動作状態に戻す。この後は上記のサイクルが反
復され、所定のバイト数のデータがパソコンのメモリか
ら周辺機器側に転送される。
【０００６】
【実施例】以下図に基づいて本発明によるＤＭＡ転送回
路の実施例を詳細に説明する。図１において、１はＤＭ
Ａコントローラ３３の書き込み制御信号（ＩＯＷＣ信
号）で第２フリップフロップ３のクロック端子１１に接
続される。２はレジスタ１８の書き込み端子（ＩＯＷ
Ｃ）で、周辺機器側のＣＰＵ８の書き込み端子（＊ＷＦ
ＬＧ）１７に接続され、このＣＰＵ８からレジスタ１８
へデータの書き込みを要求する信号を出力する。３は第
２フリップフロップで、この出力端子４を第１ＡＮＤゲ
ート５の一方の入力６に接続する。７は前記第１ＡＮＤ
ゲート５の他方の入力で、前記ＤＭＡコントローラ３３
のＨＬＤＲＥＱ信号の出力端子１０に接続される。１２
は前記第２フリップフロップのクリア端子で、前記ＣＰ
Ｕ８の書き込み端子（＊ＷＦＬＧ）１７に接続される。
１３は第２ＡＮＤゲートで、その一方の入力１４は前記
第１ＡＮＤゲート５の入力７と共に前記ＤＭＡコントロ
ーラ３３のＨＬＤＲＥＱ信号の出力端子１０に接続され
る。１５はＯＲゲート２６の一方の入力端子で、前記第
１ＡＮＤゲート５の出力に接続され、２６は前記ＯＲゲ
ートで、このゲートの他方の入力端子１６は前記第２Ａ
ＮＤゲート１３の出力２５に接続される。またゲート２
６の出力２７は、この周辺機器カードの出力端子２８と
パソコン側の入力端子２９を介してパソコン３８の側の
ＣＰＵ４０のＨＬＤＲＥＱ信号端子３０に接続する。１
７は周辺機器側のＣＰＵ８の書き込み端子（＊ＷＦＬ
Ｇ）で、前記第２フリップフロップ３のクリア端子１２
に接続され、この第２フリップフロップ３の動作を制御
する。１８はレジスタで、バスバッファとして働き、パ
ソコン側と周辺機器側のＣＰＵとのデータの書き込みと
読みだしを中継する。１９は第１フリップフロップで、
そのクロック端子２０は、前記ＤＭＡコントローラ３３
の読み出し制御信号（ＩＯＲＣ）の出力端子３１に接続
され、クリア端子２２は前記周辺機器側のＣＰＵ８の読
み出し信号（＊ＲＦＬＧ）の出力端子３２に接続され、
この出力端子３２は前記レジスタ１８の読み出し制御信
号（ＩＯＲＣ）の入力端子に接続する。前記第１フリッ
プフロップの出力端子２２は前記第２ＡＮＤゲート１３
の入力２４に接続されると共に、パソコン側のＣＰＵの
読み出しフラグ端子２３（ＲＦＬＧ）に接続される。デ
ータの入力端子とプリセット端子は共に常時“Ｈ”レベ
ルに固定する。
路の実施例を詳細に説明する。図１において、１はＤＭ
Ａコントローラ３３の書き込み制御信号（ＩＯＷＣ信
号）で第２フリップフロップ３のクロック端子１１に接
続される。２はレジスタ１８の書き込み端子（ＩＯＷ
Ｃ）で、周辺機器側のＣＰＵ８の書き込み端子（＊ＷＦ
ＬＧ）１７に接続され、このＣＰＵ８からレジスタ１８
へデータの書き込みを要求する信号を出力する。３は第
２フリップフロップで、この出力端子４を第１ＡＮＤゲ
ート５の一方の入力６に接続する。７は前記第１ＡＮＤ
ゲート５の他方の入力で、前記ＤＭＡコントローラ３３
のＨＬＤＲＥＱ信号の出力端子１０に接続される。１２
は前記第２フリップフロップのクリア端子で、前記ＣＰ
Ｕ８の書き込み端子（＊ＷＦＬＧ）１７に接続される。
１３は第２ＡＮＤゲートで、その一方の入力１４は前記
第１ＡＮＤゲート５の入力７と共に前記ＤＭＡコントロ
ーラ３３のＨＬＤＲＥＱ信号の出力端子１０に接続され
る。１５はＯＲゲート２６の一方の入力端子で、前記第
１ＡＮＤゲート５の出力に接続され、２６は前記ＯＲゲ
ートで、このゲートの他方の入力端子１６は前記第２Ａ
ＮＤゲート１３の出力２５に接続される。またゲート２
６の出力２７は、この周辺機器カードの出力端子２８と
パソコン側の入力端子２９を介してパソコン３８の側の
ＣＰＵ４０のＨＬＤＲＥＱ信号端子３０に接続する。１
７は周辺機器側のＣＰＵ８の書き込み端子（＊ＷＦＬ
Ｇ）で、前記第２フリップフロップ３のクリア端子１２
に接続され、この第２フリップフロップ３の動作を制御
する。１８はレジスタで、バスバッファとして働き、パ
ソコン側と周辺機器側のＣＰＵとのデータの書き込みと
読みだしを中継する。１９は第１フリップフロップで、
そのクロック端子２０は、前記ＤＭＡコントローラ３３
の読み出し制御信号（ＩＯＲＣ）の出力端子３１に接続
され、クリア端子２２は前記周辺機器側のＣＰＵ８の読
み出し信号（＊ＲＦＬＧ）の出力端子３２に接続され、
この出力端子３２は前記レジスタ１８の読み出し制御信
号（ＩＯＲＣ）の入力端子に接続する。前記第１フリッ
プフロップの出力端子２２は前記第２ＡＮＤゲート１３
の入力２４に接続されると共に、パソコン側のＣＰＵの
読み出しフラグ端子２３（ＲＦＬＧ）に接続される。デ
ータの入力端子とプリセット端子は共に常時“Ｈ”レベ
ルに固定する。
【０００７】次に本発明によるＤＭＡ転送回路の動作タ
イミングを図２の信号波形によって説明する。図に於い
て、入出力装置からパソコンにたいするシングル転送の
場合は、ＤＭＡコントローラがデータの書き込み制御信
（ＩＯＷＣ）を信号波形の立ち上がり２９において出力
すると共に、ホールドリクエスト信号（ＨＬＤＲＥＱ）
を信号波形２２の立ち上がり２６にて出力する。この
時、第２フリップフロップのクリア端子は“Ｈ”レベル
になっているので、信号波形２４に示すように前記第２
フリップフロップの出力端子Ｑ（４）の信号波形は２７
にて立ち上がる。これにより、前記第２フリップフロッ
プの出力端子４に接続したＡＮＤゲートの出力が立ち上
がり、パソコン側のＣＰＵのＢＵＳＲＥＱ端子ほ信号波
形２５は２８にて立ち上がり、前記ＣＰＵはバスライン
を明け渡す。次に周辺機器側のＣＰＵがレジスタに書き
込みを終了し（＊ＷＦＬＡＧ）信号波形２３を３０にて
立ち下げると、これにより第２フリップフロップのクリ
ア端子が立ち下がり、その出力はクリアされ、前記第２
フリップフロップの出力端子４に接続したＡＮＤゲート
の出力が立ち下がり、これによってＣＰＵのＢＵＳＲＥ
Ｑ端子が３２にて立ち下がり、これによってパソコン側
のＣＰＵはバスラインを専有する。次にホールドリクエ
スト信号（ＨＬＤＲＥＱ）が３３にて立ち上がり、パソ
コン側のＣＰＵのＢＵＳＲＥＱ端子の信号波形は３４に
て立ち上がり、これによって上記と同様にして前記ＣＰ
Ｕはバスラインを明け渡し次のデータの転送が行われ
る。以下データの書き込みの度に上記のサイクルが反復
される。
イミングを図２の信号波形によって説明する。図に於い
て、入出力装置からパソコンにたいするシングル転送の
場合は、ＤＭＡコントローラがデータの書き込み制御信
（ＩＯＷＣ）を信号波形の立ち上がり２９において出力
すると共に、ホールドリクエスト信号（ＨＬＤＲＥＱ）
を信号波形２２の立ち上がり２６にて出力する。この
時、第２フリップフロップのクリア端子は“Ｈ”レベル
になっているので、信号波形２４に示すように前記第２
フリップフロップの出力端子Ｑ（４）の信号波形は２７
にて立ち上がる。これにより、前記第２フリップフロッ
プの出力端子４に接続したＡＮＤゲートの出力が立ち上
がり、パソコン側のＣＰＵのＢＵＳＲＥＱ端子ほ信号波
形２５は２８にて立ち上がり、前記ＣＰＵはバスライン
を明け渡す。次に周辺機器側のＣＰＵがレジスタに書き
込みを終了し（＊ＷＦＬＡＧ）信号波形２３を３０にて
立ち下げると、これにより第２フリップフロップのクリ
ア端子が立ち下がり、その出力はクリアされ、前記第２
フリップフロップの出力端子４に接続したＡＮＤゲート
の出力が立ち下がり、これによってＣＰＵのＢＵＳＲＥ
Ｑ端子が３２にて立ち下がり、これによってパソコン側
のＣＰＵはバスラインを専有する。次にホールドリクエ
スト信号（ＨＬＤＲＥＱ）が３３にて立ち上がり、パソ
コン側のＣＰＵのＢＵＳＲＥＱ端子の信号波形は３４に
て立ち上がり、これによって上記と同様にして前記ＣＰ
Ｕはバスラインを明け渡し次のデータの転送が行われ
る。以下データの書き込みの度に上記のサイクルが反復
される。
【０００８】次に、パソコンから周辺機器側にたいする
データのシングル転送の動作について説明する。パソコ
ン側のＣＰＵが周辺機器側にデータを転送したい場合
は、ＤＭＡコントローラに対してライト信号を出力す
る。この信号によって、前記ＤＭＡコントローラが信号
波形４１で示すように、ホールドリクエスト信号（ＨＬ
ＤＲＥＱ）を５１にて立ち上げると共に、周辺機器側の
ＣＰＵが読み出し信号（＊ＲＦＬＧ）４３を５２にて立
ち下げる。これによって、第２フリップフロップの出力
波形Ｑ（２２）４４は５３にて立ち上がり、前記第２フ
リップフロップの出力端子に接続した第２ＡＮＤゲート
の出力が立ち上って、パソコン側のＣＰＵのＢＵＳＲＥ
Ｑ端子の信号波形４５は５４にて立ち上がり、これによ
ってパソコン側のＣＰＵはバスラインを明け渡す。周辺
機器側のＣＰＵがレジスタから読み出しを終了すると、
ＤＭＡコントローラが５５にてホールドリクエスト信号
（ＨＬＤＲＥＱ）を立ち下げ、これによって前記第２Ａ
ＮＤゲートの出力が立ち下がり、これによってパソコン
側のＣＰＵのＢＵＳＲＥＱ端子は５７にて立ち下がっ
て、パソコン側のＣＰＵはバスラインを専有する。以下
データの読み出しの度に上記のサイクルが反復される。
データのシングル転送の動作について説明する。パソコ
ン側のＣＰＵが周辺機器側にデータを転送したい場合
は、ＤＭＡコントローラに対してライト信号を出力す
る。この信号によって、前記ＤＭＡコントローラが信号
波形４１で示すように、ホールドリクエスト信号（ＨＬ
ＤＲＥＱ）を５１にて立ち上げると共に、周辺機器側の
ＣＰＵが読み出し信号（＊ＲＦＬＧ）４３を５２にて立
ち下げる。これによって、第２フリップフロップの出力
波形Ｑ（２２）４４は５３にて立ち上がり、前記第２フ
リップフロップの出力端子に接続した第２ＡＮＤゲート
の出力が立ち上って、パソコン側のＣＰＵのＢＵＳＲＥ
Ｑ端子の信号波形４５は５４にて立ち上がり、これによ
ってパソコン側のＣＰＵはバスラインを明け渡す。周辺
機器側のＣＰＵがレジスタから読み出しを終了すると、
ＤＭＡコントローラが５５にてホールドリクエスト信号
（ＨＬＤＲＥＱ）を立ち下げ、これによって前記第２Ａ
ＮＤゲートの出力が立ち下がり、これによってパソコン
側のＣＰＵのＢＵＳＲＥＱ端子は５７にて立ち下がっ
て、パソコン側のＣＰＵはバスラインを専有する。以下
データの読み出しの度に上記のサイクルが反復される。
【０００９】
【発明の効果】以上に説明したように、本発明によるＤ
ＭＡ転送回路のによれば、シングル転送モードにおい
て、メインＣＰＵが全面的に休止することがないので、
高速処理を行う入出力機器が存在する場合であってもメ
インＣＰＵの処理が間に合うようになり、パソコンの処
理速度が向上するという効果がある。
ＭＡ転送回路のによれば、シングル転送モードにおい
て、メインＣＰＵが全面的に休止することがないので、
高速処理を行う入出力機器が存在する場合であってもメ
インＣＰＵの処理が間に合うようになり、パソコンの処
理速度が向上するという効果がある。
【図１】本発明によるＤＭＡ転送回路の図である。
【図２】本発明によるＤＭＡ転送回路の波形図である。
１ ＩＯＷＣ信号 ２ 端子 ３ 第２フリップフロップ ４ 端子 ５ ゲート ６ 入力 ７ 入力 ８ ＣＰＵ ９ 端子 １０ 出力端子 １１ クロック端子 １２ クリア端子 １３ ゲート １４ 入力 １５ 入力 １６ 入力端子 １７ 書き込み端子 １８ レジスタ １９ 第１フリップフロップ ２０ クロック端子 ２１ クリア端子 ２２ データ端子 ２３ 読み出しフラグ端子（ＲＦＬＧ） ２４ 入力 ２５ 出力 ２６ ＯＲゲート ２７ 出力 ２８ 出力端子 ２９ 入力端子 ３０ ＢＵＳＲＥＱ入力端子 ３１ ＩＯＲＣ出力端子 ３２ ＊ＲＦＬＧ ３３ ＤＭＡコントローラ ３４ 周辺機器側のメモリ ３５ バスライン ３６ メモリ ３７ バスライン ３８ パソコン側のブロック ３９ バスライン ４０ ＣＰＵ ４１ ライト信号端子
Claims (1)
- 【請求項１】 パソコン側のメモリと、周辺機器との間
でデータ転送を行うものにおいて、前記パソコン側のＣ
ＰＵのデータバスラインと周辺機器側のＣＰＵのデータ
バスラインの間に配設したレジスタと、前記周辺機器に
配設したＤＭＡコントローラの書き込み制御信号をラッ
チし、このラッチした出力によって前記周辺機器側のＣ
ＰＵから前記レジスタへの書き込みタイミングを制御す
る第２フリップフロップと、前記ラッチした出力と前記
ＤＭＡコントローラのＨＬＤＲＥＱ信号出力とのＡＮＤ
を取る第１ＡＮＤゲートと、このゲートの出力によって
パソコン側のＣＰＵへのバスリクエスト信号を制御する
書き込み用シングル転送回路と、前記ＤＭＡコントロー
ラの読み出し制御信号を第１フリップフロップのクロッ
ク端子に接続してラッチし、このラッチした出力によっ
て前記レジスタから前記周辺機器側ＣＰＵへの読み出し
タイミングを制御するする第２フリップフロップと、前
記ラッチした出力と前記ＤＭＡコントローラのＨＬＤＲ
ＥＱ信号出力とのＡＮＤを取る第２ＡＮＤゲートと、こ
のゲートの出力によってパソコン側のＣＰＵへのバスリ
クエスト信号を制御する読み出し用シングル転送回路と
によって構成したことを特徴とするＤＭＡ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178764A JP3028998B2 (ja) | 1993-07-20 | 1993-07-20 | Ｄｍａ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178764A JP3028998B2 (ja) | 1993-07-20 | 1993-07-20 | Ｄｍａ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736822A true JPH0736822A (ja) | 1995-02-07 |
| JP3028998B2 JP3028998B2 (ja) | 2000-04-04 |
Family
ID=16054207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178764A Expired - Fee Related JP3028998B2 (ja) | 1993-07-20 | 1993-07-20 | Ｄｍａ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028998B2 (ja) |
-
1993
- 1993-07-20 JP JP5178764A patent/JP3028998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028998B2 (ja) | 2000-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |