JPS6211324A - デイジタル−アナログ変換方法 - Google Patents
デイジタル−アナログ変換方法Info
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- JPS6211324A JPS6211324A JP15056685A JP15056685A JPS6211324A JP S6211324 A JPS6211324 A JP S6211324A JP 15056685 A JP15056685 A JP 15056685A JP 15056685 A JP15056685 A JP 15056685A JP S6211324 A JPS6211324 A JP S6211324A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル信号を、ディザ（ｄｉ ｔｈｅｒ ）ディジ
タル信号の加算、又はディザの加算と減算を伴なってア
ナログ信号に変換するためのディジタル−アナログＣＤ
／Ａ）変換方法に関するものである。 〔従来の技術〕 オーディオ信号のＰＣＭ記録及び再生において。 量子化雑音（童子化出力と入力標本値との差］が問題に
なる。特に入力信号レベルが低く童子化ステップ数が少
ない場合には、量子化雑音は入力と強い相関を有し、雑
音というよりも入力信号の一樵の歪（高次高調波〕とな
る。また１例え入力信号レベルが高くとも、極くゆつく
り変化する信号に対しては、−１量子化ステツプが変化
する毎に不快な雑音が発生する。上述の如き問題を解決
するために、Ａ／Ｄ変換時に、ディザと呼ばれる白色性
雑音をアナログ入力信号に加えてディジタル信号に変換
すること、又はディザなアナログ入力信号に加算し、デ
ィジタル信号に変換した後に、ここからディザに対応す
るディザディジタル信号を減算すること、又、Ｄ／Ａ変
換時において、ディジタル信号にディザディジタル信号
を加算してＤ／Ａ変換すること、又はこのＤ／Ａ変換後
にディザディジタル信号に対応するディザアナログ信号
をＤ／Ａｉ換出力炉出力算することは既に知られ℃いる
。 〔発明が解決しようとする問題点〕 ところで、Ｄ／Ａ変換器を低コスト化するためには、こ
のＤ／Ａ変換器の入力ビツト数を情報ディジタル信号の
ワードのビット数（一般に１６ビツト）と同−又は近い
数にすることが望ましい。 しかし、この様に設計すると、情報ディジタル信号にデ
ィザディジタル信号を加算した値が加算器及びＤ／Ａ変
換器のビット数を越えない様に、ディザの分だけ情報デ
ィジタル信号の値を抑えなければならなかった。このた
め、必然的にダイナミックレンジが狭くなった。勿論、
加算器及びＤ／Ａ変換器のビット数な多くすれば、ダイ
ナミックレンジを大ぎくすることが出来るが、必然的に
装置がコスト高になる。 そこで１本発明の目的は、Ｄ／Ａ変換装置を低コストに
保って広いダイナミックレンジン得ることにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明は、所定ビット数の情
報ディジタル信号と前記所定ビット数未ｆｉ（７）ヒツ
ト数の実質的にランダムなディジタル信号から成るディ
ザディジタル信号とをディジタル加算器によって加算す
ること、前記情報ディジタル信号と前記ディザディジタ
ル信号との加算信号ｔディジタルーアナログ変換器でア
ナログ信号に変換することを少なくとも含んでいるディ
ジタル−アナログ変換方法において、前記情報ディジタ
ル信号の値又は前記情報ディジタル信号と前記ディザデ
ィジタル信号との加算値が所定値以上の値を有している
か否かを判定すること、前記情報ディジタル信号の値、
又は前記加算値が所定値以上の値を有していることを示
す判定結果に応答して前記加負器に前記ディザディジタ
ル信書を僕紛することを停止することを具備しているデ
ィジタル−アナログ変換方法に係わるものである。 〔作 用〕 上記発明においては、情報ディジタル信号が大きい値を
有しているか否かが、情報ディジタル信号、又は情報デ
ィジタル信号とディザディジタル信号との加算値に基づ
いて判定される。そして。 情報ディジタル信号が大きい値を有している場合には、
ディザディジタル信号の加算器への供給が停止される。 こりたぬ、加算器の出力即ちＤ／Ａ変換器の入力がディ
ザの加算によって過大になることが防止される。情報デ
ィジタル信号の値が大きい時にディザを加算しないので
、ディザの分だけ情報ディジタル信号の値を大きくする
ことが可能になり、結局ダイナミックレンジが広くなる
。 〔実施例〕 次に１本発明の詳細な説明する。 （第１の実施例） 第１図に示す第１の実施例に係わるディジタル化された
オーディオ信号をアナログ信号に変換する装置は、１ワ
ード１６ビツト構成の情報ディジタル信号（ディジタル
化オーディオ信号］を並列形式で入力させるライン（１
）馨有し、これがディジタル加算器（２）に接続されて
いる。このライン（１）からは、例えば、 ８８−２
ｋＨｚのサンプリング繰返し周波数で情報ディジタル信
号が入力する。 （３）はディザディジタル信号発生器であり、実質的ニ
ランダムに１２ビツトのディジタル信号を発生する回路
である。このディザディジタル信号発生回路（３）は、
第２図に示す如く、１６ビツトシフトレジスタ（４）と
、３つの排他的ＯＲゲー） ＋５１ （６１（７）とＮ
ＯＴ回路（８）とで構成されている。即ち、シフトレジ
スタ（４）の第１〜第１６段の出力端子から選ばれた第
１１段の出力端子と第１３段の出力端子とを第１の排他
的ＯＲゲート（５）の２つの入力端子に接続し、第１４
段の出力端子と第１６段の出力端子とχ第２の排他的Ｏ
Ｒゲート（６）の２つの入力端子に接続し、第１及び第
２の排他的ＯＲゲート（５）（６）の出力端子Ｚ第３の
排他的ＯＲゲート（７）の２つの入力端子に接続し、こ
の第３の排他的ＯＲゲ−）（７１の出力端子なＮＯＴ回
路（８）を介してシフトレジスタのデータ入力端子に接
続したものである。 このシフトレジスタのクロック入力端子ニ８８．２ｋＨ
ｚのクロック信号を入力させると、クロック毎に異なる
データ即ちランダムパルスが第１〜第１６段の出力端子
に得られる。このシフトレジスタ（４）のビット数をｎ
とすれば、２−１個のクロックパルスが入力すると元の
状態に戻る。即ち、第１〜第１６段の出力端子から発生
するディジタル信号の繰返し周期は、クロック周期の２
−１倍であり。 この例では２−１倍である。この周期は、情報ディジタ
ル信号に対応するアナログ信号の周期に比較して大幅に
長いので、情報アナログ信号に対して周期性を実質的に
有し１いないと見なすことが出来る。この第２図の回路
は、Ｍ系列（Ｍａｘｉｍａｌ −ｌｅｎｇｔｈ Ｐｕ
１ｓｅ ３ｅｑｕｅｎｃｅｓ ）擬似ランダムパルス発
生回路と呼ばれている公知の回路である。 本実施例では、シフトレジスタ（４）の第１〜第１２段
の出力端子から得られる１２ビツトの実質的にランダム
のディジタル信号ケデイザデイジタル信号として利用し
ている。このディザディジタル信号は、アナログの白色
性雑音をディジタル信号に変換したものと実質的に同じ
であり、情報ディジタル信号に同期して送出される・ 再び第１図を説明すると、ディザディジタル信号発生器
（３）の出力段に本発明に従うゲート回路（９）が設け
られている。このゲート回路（９）は、並列形式で送ら
れてくる１２ビツトのディザディジタル信号を選択的に
通過させるものであり、第３図に示す如く１２ビツトの
ディザディジタル信号伝送ラインＬ１〜Ｌ、＊に電子ス
イッチ８１ Ｓ−８１１を接続することにより構成され
ている。 第１図のディジタル値判定回路αＱは１本発明に従って
設けられたものであり、第３図に示す如く１６ビツトの
情報信号伝送ライン八、〜Ａｎの内の上位４ビツトのラ
インＡｌｌ〜ＡＩ、に接続された４人力ＡＮＤゲートか
ら成る。従って、上位４ビツトの全部が高しベ“ル即ち
°１”の時のみＡＮＤゲートの出力が高レベルになり、
これが情報ディジタル信号が所定値［１１１１００・・
・・・・・・０〕以上であることを示す出力となる。Ａ
ＮＤゲートの出力端子はゲート回路（９）の各スイッチ
Ｓ、〜Ｓ１．の制御端子に接続され、所定値以上の時に
スイッチ８１〜Ｓ□χオフ制御し、その他の期間はオン
制御する。 ゲート回路（９）の出力はディジタル加算器（２）の入
力に結合されている。従って、加算器（２）は、１６ビ
ツトの情報ディジタル信号と１２ビツトのディザディジ
タル信号とをディジタル加算し、１６ビツトの加算出力
を送出する。 （Ｉｌｌは第１のＤ／Ａ変換器であり、バーブラウン社
（７）Ｉ ＣであるＰＣＭ５３ＪＰ−Ｖから成る。Ｏの
Ｄ／Ａ変換器Ｕυは１６ビツトのディジタル入力端子を
有して加算器（２）の出力に接続され、加算器（２）か
ら得られる１６ビツトのディジタル信号ケ。 内蔵されているラダー抵抗回路網でアナログ信号に変換
する。 （１カバ第２のＤ／Ａ変換器であり、第１のＤ／Ａ変換
器Ｑｌｌと同一の１６ビツトのＰＣＭ５３ＪＰ−Ｖであ
る。このＤ／Ａ変換器α力の入力端子はゲート回１ｉ！
＋ （９１に接続されているので、ゲート回路（９）？
通過した１２ビツトのディザディジタル信号が直流から
４４・１ｋＨｚまでの種々の周波数成分を含むアナログ
のディザ信号（白色性雑音）に変換される。 Ｕはアナログ減算器であり、一方の入力端子が第１のＤ
／Ａ変換器（１１１の出力端子に接続され、他方の入力
端子が第２のＤ／Ａ変換器α力の出力端子に接続され、
第１のＤ／Ａ変換器αυから得られるディザ加算アナロ
グ信号から第２のＤ／Ａ変換器α力から得られるディザ
アナログ信号を減算し、出力端子ｕ４に情報ディジタル
信号に対応したアナログ信号を得るものである。第２の
Ｄ／Ａ変換器σ２から得られるディザアナログ信号を第
１のＤ／Ａ変換器Ｕυから得られるディザ加算アナログ
信号から減算しない場合においても、ｉｉ子化に基づく
不快な雑音乞除去する効果が得られるが１本実施例の如
くディザアナログ信号を減算器０３＋で減算してやると
不快な雑音除去の効果が一層高まる。なお。 出力端子（１４１には必要に応じてグリッチ（ｇｌｉｔ
ｃｈ）を除去する回路、ローパスフィルタ等を接続する
。 次に、第１圀の回路の動作を説明する。 ライン山からは一定のサンプリング周期で１６ビツトの
情報ディジタル信号を入力させ、ディザディジタル信号
発生器（３）からは情報ディジタル信号と同一のサンプ
リング周期で１２ビツトのディザディジタル信号を出力
させる。入カライン山における１６ビツトの情報ディジ
タル信号の上位４ビツトの全部が １ でない場合には
、１２ビツトのディザディジタル信号が最大値であって
も、これ等の加算値が１６ビツトヲ越えないので、加算
器（２＋による加算が正常に行われ、１６ビツトの加算
出力が１６ビツトのＤ／Ａ変換器（Ｉｌｌに入力し。 通常のＤ／八へ換動作になる。 一方、１６ビツトの情報ディジタル信号の上位ビットの
全部が １ になると、情報ディジタル信号とディザデ
ィジタル信号との加算値が１６ビツトを越えるおそれが
ある。加算器（２）及びＤ／Ａ変換器ｕＩＩが１７ビツ
ト以上の能力を有し℃いれば、１６ビツトン越えても処
理をすることが出来る。 しかし１本実施例では低コスト化のために、加算器（２
）及びＤ／Ａ変換器σＤは１６ビツトの処理能力しか有
していない。そこで、ディジタル値判定回路ＱＱＩが情
報ディジタル信号の上位４ピツトの全部が １ である
ことを検出すると、ゲート回路（９４が信号伝送遮断状
態となり、ディザディジタル信号の加算器（２）及び第
２のＤ／Ａ変換器０への供給が停止される。従って、加
算器（２）におけるディザディジタル信号の入力がすべ
て ０ となり、情報ディジタル信号はそのまま加算器
（２）の出力となる。 第１のＤ／Ａ変換器συはディザディジタル信号が加算
され℃いない情報ディジタル信号をアナログ信号に変換
することになるが、ディジタル値が大きい時には童子化
に基づく不快な雑音の発生は極めて少ない。また、ゲー
ト回路（９）によるディザディジタル信号の供給停止時
間立立士士は比較的短いので、ディザの加算及び減算が
行われなくとも。 Ｄ／Ａ変換特性の低下は極めて少ない。 ゲート回路（９）によってディザディジタル信号がａ＃
Ｉされている時には、加算及び減算の両方が行わないの
で、情報ディジタル信号のλがＤ／Ａ変換され、そのｆ
ま出力される。ディザなゲート回路（９）で遮断すると
いつことは、Ｄ／Ａ変換器αＤの１６ビツトの全部な情
報ディジタル信号で使用することが出来ることを意味し
、ダイナミックレンジが広くなる。このＤ／Ａ変換方式
によれば、直流〜２０ｋＨｚ程度までのオーディオ信号
が良好に得られる。 （Ｍ２の実施例］ 次Ｋ、第４図に示す第２の実施例のＤ／Ａ変換装置につ
いて説明する。この装置においても、第１図の装置と同
様に１６ビツトの情報ディジタル信号入力ライン１１７
．１２ビツトのディザディジタル信号発生器＋３）、１
６ビツトの加算器（２）、ゲート回路（９）、ディジタ
ル値判定回路α印、１６ビツトのＤ／Ａ変換器（１１１
，減算器ａ３が設けられている。しかし、第１図におけ
る第２のＤ／へ変換器ａ力が省かれている。この代り、
Ｄ／Ａ変換器ａｕｙｒ時分割で使用し、ディザ加算ディ
ジタル信号とディザのみのディジタル信号との両方を同
一のＤ／Ａ変換器（１１１でアナログに変換する様に構
成されている。 時分割制御に行うために、第４図の装置は、ゲート回路
σ５１．サンプルホールド回路卵、サンプリングゲート
回路０７）、制御回路餞、及びフィルタａ９を有する。 （動 作〕 第４図の入力ライン＋１７には第５図（Ａ１に示す如く
サンプリング周期（Ｔ）毎に情報ディジタル信号（ディ
ジタル化オーディオ信号）が入力し、ディザディジタル
信号発失器（３）からは第５図Ｃ８に示す如くサンプリ
ング周期（Ｔ）毎にディザディジタル信号（擬似ランダ
ムパルス）が発生する。今、情報ディジタル信号の値が
小さいとすれば、ゲート回路（９）はオン状態に保たれ
、ディザディジタル信号は加算器（２）に制限を受けず
に入力する。一方、入力ライン（１）に接続されている
サンプリングゲート回路σ９は、制御回路賭で制御され
、第５図０に示す如く本来の情報ディジタル信号の１サ
ンプルの出力時間（第５図Ｃ〜では図示を容易処するた
めにサンプリング周期と１サンプル出力時間とが一致す
るように示されている）を時分割した時間Ｔ、にオン状
態となり、第５図（０に示すタイミングで情報ディジタ
ル信号をディジタル加算器（２）に送る。 加算器（２）においては、第５図（Ｂｌのディザディジ
タル信号と第５図（０の情報ディジタル信号とが並列加
算され、第５図０の加算出力が得られる。第５図ａから
明らかな如く本来の１サンプル出力時間が時分割され、
この前半分において、情報ディジタル信号へにディザデ
ィジタル信号Ｂを加算した出力（Ａ＋ＢＪが得られ、後
半分においてディザディジタル信号Ｂが得られる。、ｌ
即ち、Ａ＋Ｂ信号と８信号とが時分割されて交互に得ら
れる。 Ｄ／Ａ変換器αυには第５図の）の加算器出力がこのま
！入力するので、この出力端子に第５因の】に対応する
アナログ信号が得られる。Ｄ／Ａ変換器Ｕυの出力端子
は減算器αＪの一万の入力端子に接続されていると共和
、サンプルホールド回路σｔｉｌＫも接続され、サンプ
ルホールド回路ｔｔｅの出力端子が減算器旺３の他方の
入力端子に接続され℃いるので。 第５図００加算器出力忙対応するアナログ信号がそのマ
ま減算器αＪに入力すると共に、サンプルホールド回路
（Ｌυで抽出され、ホールドされたディザアナログ信号
が入力する。サンプルホールド回路（１８Ｉのサンプリ
ングのタイミングは第５図のに示す如くであり、第５図
００デイザ出力期間に対応して抽出用ゲートが開き、サ
ンプル（ディザアナログ信号］が取り込１れる。そして
、抽出されたディザアナログ信号は次のサンプリングが
行われるまでホールドされて減算器α３の入力となる。 従って、減算器（１３１の他方の入力端子（−）Ｋはデ
ィザアナログ信号が常に入力している。このためｈ ｉ
ｌ〜ｔ４期間に送られてくる情報＋ディザのアナログ信
号からディザアナログ信号の減算が可能になる。 時分割処理されているために、減算器αＪには情報＋デ
ィザアナログ信号が常に入力していない。このため、ｔ
、〜ｔ１期間忙はディザアナログ信号同志の減算も行わ
れる。従って、減算器ｔ１３１の出力端子からは不要な
信号を含むアナログ信号が得られる。 そこで、サンプリングゲート回路（Ｉηで必要な信号の
みを抽出するｃｌ第５図［Ｆ］は、サンプリングゲート
回路αηにおけるサンプリングのタイミングな示す。情
報＋ディザアナログ信号が減算器（１３１に入力してい
る１、−１，の期間内に設定されたｔ、〜ｔ１の期間に
ゲートなオン状態にすると、情報＋ディザーディザの信
号即ち情報信号が抽出される。サンプリングゲート回路
αηからは情報アナログ信号が間欠的に出力されるので
、ローパスフィルタα３を通して間欠部ケ補関し、完全
な情報アナログ信号を得る。サンプリングゲート回路（
Ｌηは、アナログ信号列の中のブリッヂ（ｇｌｉｔｃｈ
） ’ｒ含む部分を除いて情報アナログ信号を抽出す
るので、最終的にノイズの少ないアナログ信号が得られ
る。 この時分割方式では、ｔＷ報＋ディザディジタル信号と
ディザディジタル信号との両方が同一のＤ／Ａ変換器α
υで変換される。従って、Ｄ／Ａ変換誤差も同一になり
、Ｄ／Ａ変換誤差の相違のためにディザの減算ン十分に
行５ことが出来ないという問題が生じない。従って、雑
音の少ないＤ／Ａ変換が可能になる。 この第４図の時分割方式の回路においても、情報ディジ
タル信号の値が大きくなると、ゲート回路（９）でディ
ザディジタル信号の供給が停止される。 従って、情報ディジタル信号とディザディジタル信号と
の加算値’ｔ−、Ｄ／Ａ変換器αυの許容入力範囲に納
ぬることが出来る。
ディジタル信号を、ディザ（ｄｉ ｔｈｅｒ ）ディジ
タル信号の加算、又はディザの加算と減算を伴なってア
ナログ信号に変換するためのディジタル−アナログＣＤ
／Ａ）変換方法に関するものである。 〔従来の技術〕 オーディオ信号のＰＣＭ記録及び再生において。 量子化雑音（童子化出力と入力標本値との差］が問題に
なる。特に入力信号レベルが低く童子化ステップ数が少
ない場合には、量子化雑音は入力と強い相関を有し、雑
音というよりも入力信号の一樵の歪（高次高調波〕とな
る。また１例え入力信号レベルが高くとも、極くゆつく
り変化する信号に対しては、−１量子化ステツプが変化
する毎に不快な雑音が発生する。上述の如き問題を解決
するために、Ａ／Ｄ変換時に、ディザと呼ばれる白色性
雑音をアナログ入力信号に加えてディジタル信号に変換
すること、又はディザなアナログ入力信号に加算し、デ
ィジタル信号に変換した後に、ここからディザに対応す
るディザディジタル信号を減算すること、又、Ｄ／Ａ変
換時において、ディジタル信号にディザディジタル信号
を加算してＤ／Ａ変換すること、又はこのＤ／Ａ変換後
にディザディジタル信号に対応するディザアナログ信号
をＤ／Ａｉ換出力炉出力算することは既に知られ℃いる
。 〔発明が解決しようとする問題点〕 ところで、Ｄ／Ａ変換器を低コスト化するためには、こ
のＤ／Ａ変換器の入力ビツト数を情報ディジタル信号の
ワードのビット数（一般に１６ビツト）と同−又は近い
数にすることが望ましい。 しかし、この様に設計すると、情報ディジタル信号にデ
ィザディジタル信号を加算した値が加算器及びＤ／Ａ変
換器のビット数を越えない様に、ディザの分だけ情報デ
ィジタル信号の値を抑えなければならなかった。このた
め、必然的にダイナミックレンジが狭くなった。勿論、
加算器及びＤ／Ａ変換器のビット数な多くすれば、ダイ
ナミックレンジを大ぎくすることが出来るが、必然的に
装置がコスト高になる。 そこで１本発明の目的は、Ｄ／Ａ変換装置を低コストに
保って広いダイナミックレンジン得ることにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明は、所定ビット数の情
報ディジタル信号と前記所定ビット数未ｆｉ（７）ヒツ
ト数の実質的にランダムなディジタル信号から成るディ
ザディジタル信号とをディジタル加算器によって加算す
ること、前記情報ディジタル信号と前記ディザディジタ
ル信号との加算信号ｔディジタルーアナログ変換器でア
ナログ信号に変換することを少なくとも含んでいるディ
ジタル−アナログ変換方法において、前記情報ディジタ
ル信号の値又は前記情報ディジタル信号と前記ディザデ
ィジタル信号との加算値が所定値以上の値を有している
か否かを判定すること、前記情報ディジタル信号の値、
又は前記加算値が所定値以上の値を有していることを示
す判定結果に応答して前記加負器に前記ディザディジタ
ル信書を僕紛することを停止することを具備しているデ
ィジタル−アナログ変換方法に係わるものである。 〔作 用〕 上記発明においては、情報ディジタル信号が大きい値を
有しているか否かが、情報ディジタル信号、又は情報デ
ィジタル信号とディザディジタル信号との加算値に基づ
いて判定される。そして。 情報ディジタル信号が大きい値を有している場合には、
ディザディジタル信号の加算器への供給が停止される。 こりたぬ、加算器の出力即ちＤ／Ａ変換器の入力がディ
ザの加算によって過大になることが防止される。情報デ
ィジタル信号の値が大きい時にディザを加算しないので
、ディザの分だけ情報ディジタル信号の値を大きくする
ことが可能になり、結局ダイナミックレンジが広くなる
。 〔実施例〕 次に１本発明の詳細な説明する。 （第１の実施例） 第１図に示す第１の実施例に係わるディジタル化された
オーディオ信号をアナログ信号に変換する装置は、１ワ
ード１６ビツト構成の情報ディジタル信号（ディジタル
化オーディオ信号］を並列形式で入力させるライン（１
）馨有し、これがディジタル加算器（２）に接続されて
いる。このライン（１）からは、例えば、 ８８−２
ｋＨｚのサンプリング繰返し周波数で情報ディジタル信
号が入力する。 （３）はディザディジタル信号発生器であり、実質的ニ
ランダムに１２ビツトのディジタル信号を発生する回路
である。このディザディジタル信号発生回路（３）は、
第２図に示す如く、１６ビツトシフトレジスタ（４）と
、３つの排他的ＯＲゲー） ＋５１ （６１（７）とＮ
ＯＴ回路（８）とで構成されている。即ち、シフトレジ
スタ（４）の第１〜第１６段の出力端子から選ばれた第
１１段の出力端子と第１３段の出力端子とを第１の排他
的ＯＲゲート（５）の２つの入力端子に接続し、第１４
段の出力端子と第１６段の出力端子とχ第２の排他的Ｏ
Ｒゲート（６）の２つの入力端子に接続し、第１及び第
２の排他的ＯＲゲート（５）（６）の出力端子Ｚ第３の
排他的ＯＲゲート（７）の２つの入力端子に接続し、こ
の第３の排他的ＯＲゲ−）（７１の出力端子なＮＯＴ回
路（８）を介してシフトレジスタのデータ入力端子に接
続したものである。 このシフトレジスタのクロック入力端子ニ８８．２ｋＨ
ｚのクロック信号を入力させると、クロック毎に異なる
データ即ちランダムパルスが第１〜第１６段の出力端子
に得られる。このシフトレジスタ（４）のビット数をｎ
とすれば、２−１個のクロックパルスが入力すると元の
状態に戻る。即ち、第１〜第１６段の出力端子から発生
するディジタル信号の繰返し周期は、クロック周期の２
−１倍であり。 この例では２−１倍である。この周期は、情報ディジタ
ル信号に対応するアナログ信号の周期に比較して大幅に
長いので、情報アナログ信号に対して周期性を実質的に
有し１いないと見なすことが出来る。この第２図の回路
は、Ｍ系列（Ｍａｘｉｍａｌ −ｌｅｎｇｔｈ Ｐｕ
１ｓｅ ３ｅｑｕｅｎｃｅｓ ）擬似ランダムパルス発
生回路と呼ばれている公知の回路である。 本実施例では、シフトレジスタ（４）の第１〜第１２段
の出力端子から得られる１２ビツトの実質的にランダム
のディジタル信号ケデイザデイジタル信号として利用し
ている。このディザディジタル信号は、アナログの白色
性雑音をディジタル信号に変換したものと実質的に同じ
であり、情報ディジタル信号に同期して送出される・ 再び第１図を説明すると、ディザディジタル信号発生器
（３）の出力段に本発明に従うゲート回路（９）が設け
られている。このゲート回路（９）は、並列形式で送ら
れてくる１２ビツトのディザディジタル信号を選択的に
通過させるものであり、第３図に示す如く１２ビツトの
ディザディジタル信号伝送ラインＬ１〜Ｌ、＊に電子ス
イッチ８１ Ｓ−８１１を接続することにより構成され
ている。 第１図のディジタル値判定回路αＱは１本発明に従って
設けられたものであり、第３図に示す如く１６ビツトの
情報信号伝送ライン八、〜Ａｎの内の上位４ビツトのラ
インＡｌｌ〜ＡＩ、に接続された４人力ＡＮＤゲートか
ら成る。従って、上位４ビツトの全部が高しベ“ル即ち
°１”の時のみＡＮＤゲートの出力が高レベルになり、
これが情報ディジタル信号が所定値［１１１１００・・
・・・・・・０〕以上であることを示す出力となる。Ａ
ＮＤゲートの出力端子はゲート回路（９）の各スイッチ
Ｓ、〜Ｓ１．の制御端子に接続され、所定値以上の時に
スイッチ８１〜Ｓ□χオフ制御し、その他の期間はオン
制御する。 ゲート回路（９）の出力はディジタル加算器（２）の入
力に結合されている。従って、加算器（２）は、１６ビ
ツトの情報ディジタル信号と１２ビツトのディザディジ
タル信号とをディジタル加算し、１６ビツトの加算出力
を送出する。 （Ｉｌｌは第１のＤ／Ａ変換器であり、バーブラウン社
（７）Ｉ ＣであるＰＣＭ５３ＪＰ−Ｖから成る。Ｏの
Ｄ／Ａ変換器Ｕυは１６ビツトのディジタル入力端子を
有して加算器（２）の出力に接続され、加算器（２）か
ら得られる１６ビツトのディジタル信号ケ。 内蔵されているラダー抵抗回路網でアナログ信号に変換
する。 （１カバ第２のＤ／Ａ変換器であり、第１のＤ／Ａ変換
器Ｑｌｌと同一の１６ビツトのＰＣＭ５３ＪＰ−Ｖであ
る。このＤ／Ａ変換器α力の入力端子はゲート回１ｉ！
＋ （９１に接続されているので、ゲート回路（９）？
通過した１２ビツトのディザディジタル信号が直流から
４４・１ｋＨｚまでの種々の周波数成分を含むアナログ
のディザ信号（白色性雑音）に変換される。 Ｕはアナログ減算器であり、一方の入力端子が第１のＤ
／Ａ変換器（１１１の出力端子に接続され、他方の入力
端子が第２のＤ／Ａ変換器α力の出力端子に接続され、
第１のＤ／Ａ変換器αυから得られるディザ加算アナロ
グ信号から第２のＤ／Ａ変換器α力から得られるディザ
アナログ信号を減算し、出力端子ｕ４に情報ディジタル
信号に対応したアナログ信号を得るものである。第２の
Ｄ／Ａ変換器σ２から得られるディザアナログ信号を第
１のＤ／Ａ変換器Ｕυから得られるディザ加算アナログ
信号から減算しない場合においても、ｉｉ子化に基づく
不快な雑音乞除去する効果が得られるが１本実施例の如
くディザアナログ信号を減算器０３＋で減算してやると
不快な雑音除去の効果が一層高まる。なお。 出力端子（１４１には必要に応じてグリッチ（ｇｌｉｔ
ｃｈ）を除去する回路、ローパスフィルタ等を接続する
。 次に、第１圀の回路の動作を説明する。 ライン山からは一定のサンプリング周期で１６ビツトの
情報ディジタル信号を入力させ、ディザディジタル信号
発生器（３）からは情報ディジタル信号と同一のサンプ
リング周期で１２ビツトのディザディジタル信号を出力
させる。入カライン山における１６ビツトの情報ディジ
タル信号の上位４ビツトの全部が １ でない場合には
、１２ビツトのディザディジタル信号が最大値であって
も、これ等の加算値が１６ビツトヲ越えないので、加算
器（２＋による加算が正常に行われ、１６ビツトの加算
出力が１６ビツトのＤ／Ａ変換器（Ｉｌｌに入力し。 通常のＤ／八へ換動作になる。 一方、１６ビツトの情報ディジタル信号の上位ビットの
全部が １ になると、情報ディジタル信号とディザデ
ィジタル信号との加算値が１６ビツトを越えるおそれが
ある。加算器（２）及びＤ／Ａ変換器ｕＩＩが１７ビツ
ト以上の能力を有し℃いれば、１６ビツトン越えても処
理をすることが出来る。 しかし１本実施例では低コスト化のために、加算器（２
）及びＤ／Ａ変換器σＤは１６ビツトの処理能力しか有
していない。そこで、ディジタル値判定回路ＱＱＩが情
報ディジタル信号の上位４ピツトの全部が １ である
ことを検出すると、ゲート回路（９４が信号伝送遮断状
態となり、ディザディジタル信号の加算器（２）及び第
２のＤ／Ａ変換器０への供給が停止される。従って、加
算器（２）におけるディザディジタル信号の入力がすべ
て ０ となり、情報ディジタル信号はそのまま加算器
（２）の出力となる。 第１のＤ／Ａ変換器συはディザディジタル信号が加算
され℃いない情報ディジタル信号をアナログ信号に変換
することになるが、ディジタル値が大きい時には童子化
に基づく不快な雑音の発生は極めて少ない。また、ゲー
ト回路（９）によるディザディジタル信号の供給停止時
間立立士士は比較的短いので、ディザの加算及び減算が
行われなくとも。 Ｄ／Ａ変換特性の低下は極めて少ない。 ゲート回路（９）によってディザディジタル信号がａ＃
Ｉされている時には、加算及び減算の両方が行わないの
で、情報ディジタル信号のλがＤ／Ａ変換され、そのｆ
ま出力される。ディザなゲート回路（９）で遮断すると
いつことは、Ｄ／Ａ変換器αＤの１６ビツトの全部な情
報ディジタル信号で使用することが出来ることを意味し
、ダイナミックレンジが広くなる。このＤ／Ａ変換方式
によれば、直流〜２０ｋＨｚ程度までのオーディオ信号
が良好に得られる。 （Ｍ２の実施例］ 次Ｋ、第４図に示す第２の実施例のＤ／Ａ変換装置につ
いて説明する。この装置においても、第１図の装置と同
様に１６ビツトの情報ディジタル信号入力ライン１１７
．１２ビツトのディザディジタル信号発生器＋３）、１
６ビツトの加算器（２）、ゲート回路（９）、ディジタ
ル値判定回路α印、１６ビツトのＤ／Ａ変換器（１１１
，減算器ａ３が設けられている。しかし、第１図におけ
る第２のＤ／へ変換器ａ力が省かれている。この代り、
Ｄ／Ａ変換器ａｕｙｒ時分割で使用し、ディザ加算ディ
ジタル信号とディザのみのディジタル信号との両方を同
一のＤ／Ａ変換器（１１１でアナログに変換する様に構
成されている。 時分割制御に行うために、第４図の装置は、ゲート回路
σ５１．サンプルホールド回路卵、サンプリングゲート
回路０７）、制御回路餞、及びフィルタａ９を有する。 （動 作〕 第４図の入力ライン＋１７には第５図（Ａ１に示す如く
サンプリング周期（Ｔ）毎に情報ディジタル信号（ディ
ジタル化オーディオ信号）が入力し、ディザディジタル
信号発失器（３）からは第５図Ｃ８に示す如くサンプリ
ング周期（Ｔ）毎にディザディジタル信号（擬似ランダ
ムパルス）が発生する。今、情報ディジタル信号の値が
小さいとすれば、ゲート回路（９）はオン状態に保たれ
、ディザディジタル信号は加算器（２）に制限を受けず
に入力する。一方、入力ライン（１）に接続されている
サンプリングゲート回路σ９は、制御回路賭で制御され
、第５図０に示す如く本来の情報ディジタル信号の１サ
ンプルの出力時間（第５図Ｃ〜では図示を容易処するた
めにサンプリング周期と１サンプル出力時間とが一致す
るように示されている）を時分割した時間Ｔ、にオン状
態となり、第５図（０に示すタイミングで情報ディジタ
ル信号をディジタル加算器（２）に送る。 加算器（２）においては、第５図（Ｂｌのディザディジ
タル信号と第５図（０の情報ディジタル信号とが並列加
算され、第５図０の加算出力が得られる。第５図ａから
明らかな如く本来の１サンプル出力時間が時分割され、
この前半分において、情報ディジタル信号へにディザデ
ィジタル信号Ｂを加算した出力（Ａ＋ＢＪが得られ、後
半分においてディザディジタル信号Ｂが得られる。、ｌ
即ち、Ａ＋Ｂ信号と８信号とが時分割されて交互に得ら
れる。 Ｄ／Ａ変換器αυには第５図の）の加算器出力がこのま
！入力するので、この出力端子に第５因の】に対応する
アナログ信号が得られる。Ｄ／Ａ変換器Ｕυの出力端子
は減算器αＪの一万の入力端子に接続されていると共和
、サンプルホールド回路σｔｉｌＫも接続され、サンプ
ルホールド回路ｔｔｅの出力端子が減算器旺３の他方の
入力端子に接続され℃いるので。 第５図００加算器出力忙対応するアナログ信号がそのマ
ま減算器αＪに入力すると共に、サンプルホールド回路
（Ｌυで抽出され、ホールドされたディザアナログ信号
が入力する。サンプルホールド回路（１８Ｉのサンプリ
ングのタイミングは第５図のに示す如くであり、第５図
００デイザ出力期間に対応して抽出用ゲートが開き、サ
ンプル（ディザアナログ信号］が取り込１れる。そして
、抽出されたディザアナログ信号は次のサンプリングが
行われるまでホールドされて減算器α３の入力となる。 従って、減算器（１３１の他方の入力端子（−）Ｋはデ
ィザアナログ信号が常に入力している。このためｈ ｉ
ｌ〜ｔ４期間に送られてくる情報＋ディザのアナログ信
号からディザアナログ信号の減算が可能になる。 時分割処理されているために、減算器αＪには情報＋デ
ィザアナログ信号が常に入力していない。このため、ｔ
、〜ｔ１期間忙はディザアナログ信号同志の減算も行わ
れる。従って、減算器ｔ１３１の出力端子からは不要な
信号を含むアナログ信号が得られる。 そこで、サンプリングゲート回路（Ｉηで必要な信号の
みを抽出するｃｌ第５図［Ｆ］は、サンプリングゲート
回路αηにおけるサンプリングのタイミングな示す。情
報＋ディザアナログ信号が減算器（１３１に入力してい
る１、−１，の期間内に設定されたｔ、〜ｔ１の期間に
ゲートなオン状態にすると、情報＋ディザーディザの信
号即ち情報信号が抽出される。サンプリングゲート回路
αηからは情報アナログ信号が間欠的に出力されるので
、ローパスフィルタα３を通して間欠部ケ補関し、完全
な情報アナログ信号を得る。サンプリングゲート回路（
Ｌηは、アナログ信号列の中のブリッヂ（ｇｌｉｔｃｈ
） ’ｒ含む部分を除いて情報アナログ信号を抽出す
るので、最終的にノイズの少ないアナログ信号が得られ
る。 この時分割方式では、ｔＷ報＋ディザディジタル信号と
ディザディジタル信号との両方が同一のＤ／Ａ変換器α
υで変換される。従って、Ｄ／Ａ変換誤差も同一になり
、Ｄ／Ａ変換誤差の相違のためにディザの減算ン十分に
行５ことが出来ないという問題が生じない。従って、雑
音の少ないＤ／Ａ変換が可能になる。 この第４図の時分割方式の回路においても、情報ディジ
タル信号の値が大きくなると、ゲート回路（９）でディ
ザディジタル信号の供給が停止される。 従って、情報ディジタル信号とディザディジタル信号と
の加算値’ｔ−、Ｄ／Ａ変換器αυの許容入力範囲に納
ぬることが出来る。
【第３の実施例】
第６図に示すＲ３の実施例のＤ／Ａ変換装置は。
情報ディジタル信号が所定値よりも大きいか否か馨直接
忙検出する代りに、加算結果に基づいて検出している。 このため、全加算型加算器（２）のオーバフロー出力端
子（２ａ）’に単安定マルチバイブレータ（１０ａ）の
トリガ入力端子に接続している。１６ビツトの情報ディ
ジタル信号と１２ビツトのディザディジタル信号とを加
算し、１６ビツトよりも大きなビットの値になった時、
即ち加算器（２）の全出力ビットが＠１″になった時に
オーバフロー出力端子（２ａ）からこれを示す出力ｇＫ
号が発生するｃＩ第７図によＶ、これン説明すると、第
７図（Ａ）の情報ディジタル信号と第７図（８１のディ
ザディジタル信号とが加算器（２）に同時に入力し、オ
ーバフローした場合には、これ等のディジタル信号の前
縁においてオーバフロー出力が発生し、単安定マルチバ
イア’Ｌ／−タ（ｌｏａ）が第７図（０に示す高レベル
のオーバフロー判定出力乞発生し１時間Ｔ１の間だけ高
レベルを保持する。単安定マルチバイブレータ（１０ａ
）が高レベル出力馨発生すると、ゲート回路（９）はこ
れに応答してディザディジタル信号の伝送を時間Ｔ１だ
げ遮断する。この結果、ゲート回路（９）の出力（ディ
ザディジタル信号］は第７図（Ｉ）Ｋ示す如く得られる
。時間Ｔ、はトリガ時点から情報ディジタル信号パルス
の後縁時点までの時間Ｔ、よりも長く、トリガ時点から
次のサンプリング区間の始−まりの時点までの時間Ｔ、
よりも短かく設定されている。ＩＩＥ７図から明らかな
如く、オーバフローを生じさせる過大な情報ディジタル
信号が入力している期間の殆んどにおいてディザディジ
タル信号の加算は行われない。即ち、 １１Ｆ！＃点か
らは１６ビツトの正常な情報ディジタル信号のみを加算
器（２）からＤ／Ａ変換器αυに供給することが出来る
。１゜１ｔｊ期間においてオーバフローシ、Ｉ４常状態
になるが、この時間は短いので殆んど問題にならない。 もし１間萌になる場合忙は、減算器ａ漕の出力段に。 この部分音数り除く補償回路ン設ける。なお、オーバフ
ローによる過大入力の判定はｌサンプリング区間毎に行
う。 （変形例〕 本発明は上述の実施例に限定されるものでなく。 例えば次の変形が可能なものである。 （ａｌ ディザディジタル信号発生器（３１’ｋＭ系
列擬似ランダムパルス発生回路で構成する代りに、アナ
ログのディザ発生器とこの出力に接続したＡ／Ｄ変換器
とで構成してもよい。この様忙アナログのディザ発生器
を含む場合には、減算器Ｃ１３１にアナログディザ発生
器の出力を入力させることも出来る。 （ｂｌ 第６図に示す如く、加算器（２）のオーバフ
ローに基づいてゲート回路（９）の制御ケ行う技術を。 第４図の時分割方式のり、／Ａ変換装置にも適用可能で
ある。 （ｃｌ 第１図の回路において、ディジタル値判定回
路ａ０とゲート回路（９）の連れと対応する遅れをディ
ザディジタル信号に与える回路に設けてもよい。 （ｄｌ 第４図の時分割方式において、サンプルホー
ルド回路σ蝮で情報＋ディザアナログ信号ｔサンプルホ
ールドするようにしてもよい。 （ｅｌ サンプリングゲート回路住ηを減算器！１３
１の入力側に移し、情報＋ディザアナログ信号を抽出し
て減算器ｃＬ３１ＶＣ入力させ、ディザ馨減算してもよ
い。 〔発明の効果〕 上述から明らかな如く１本発明によれば、情報ディジタ
ル信号とディザディジタル信号との加算値が所定ビラト
ラ越えるおそれがある時、又は越えた時には、ディザデ
ィジタル信号の伝送を遮断するので、過大な信号がＤ／
Ａ変換器に入力することがなくなる。従って、少ないビ
ット数のＤ／八へ換器ン使用することが出来る。換言す
れば、低コストのＤ／Ａ変換変換器用使用ダイナミック
レンジの広い信号処理が可能になる。
忙検出する代りに、加算結果に基づいて検出している。 このため、全加算型加算器（２）のオーバフロー出力端
子（２ａ）’に単安定マルチバイブレータ（１０ａ）の
トリガ入力端子に接続している。１６ビツトの情報ディ
ジタル信号と１２ビツトのディザディジタル信号とを加
算し、１６ビツトよりも大きなビットの値になった時、
即ち加算器（２）の全出力ビットが＠１″になった時に
オーバフロー出力端子（２ａ）からこれを示す出力ｇＫ
号が発生するｃＩ第７図によＶ、これン説明すると、第
７図（Ａ）の情報ディジタル信号と第７図（８１のディ
ザディジタル信号とが加算器（２）に同時に入力し、オ
ーバフローした場合には、これ等のディジタル信号の前
縁においてオーバフロー出力が発生し、単安定マルチバ
イア’Ｌ／−タ（ｌｏａ）が第７図（０に示す高レベル
のオーバフロー判定出力乞発生し１時間Ｔ１の間だけ高
レベルを保持する。単安定マルチバイブレータ（１０ａ
）が高レベル出力馨発生すると、ゲート回路（９）はこ
れに応答してディザディジタル信号の伝送を時間Ｔ１だ
げ遮断する。この結果、ゲート回路（９）の出力（ディ
ザディジタル信号］は第７図（Ｉ）Ｋ示す如く得られる
。時間Ｔ、はトリガ時点から情報ディジタル信号パルス
の後縁時点までの時間Ｔ、よりも長く、トリガ時点から
次のサンプリング区間の始−まりの時点までの時間Ｔ、
よりも短かく設定されている。ＩＩＥ７図から明らかな
如く、オーバフローを生じさせる過大な情報ディジタル
信号が入力している期間の殆んどにおいてディザディジ
タル信号の加算は行われない。即ち、 １１Ｆ！＃点か
らは１６ビツトの正常な情報ディジタル信号のみを加算
器（２）からＤ／Ａ変換器αυに供給することが出来る
。１゜１ｔｊ期間においてオーバフローシ、Ｉ４常状態
になるが、この時間は短いので殆んど問題にならない。 もし１間萌になる場合忙は、減算器ａ漕の出力段に。 この部分音数り除く補償回路ン設ける。なお、オーバフ
ローによる過大入力の判定はｌサンプリング区間毎に行
う。 （変形例〕 本発明は上述の実施例に限定されるものでなく。 例えば次の変形が可能なものである。 （ａｌ ディザディジタル信号発生器（３１’ｋＭ系
列擬似ランダムパルス発生回路で構成する代りに、アナ
ログのディザ発生器とこの出力に接続したＡ／Ｄ変換器
とで構成してもよい。この様忙アナログのディザ発生器
を含む場合には、減算器Ｃ１３１にアナログディザ発生
器の出力を入力させることも出来る。 （ｂｌ 第６図に示す如く、加算器（２）のオーバフ
ローに基づいてゲート回路（９）の制御ケ行う技術を。 第４図の時分割方式のり、／Ａ変換装置にも適用可能で
ある。 （ｃｌ 第１図の回路において、ディジタル値判定回
路ａ０とゲート回路（９）の連れと対応する遅れをディ
ザディジタル信号に与える回路に設けてもよい。 （ｄｌ 第４図の時分割方式において、サンプルホー
ルド回路σ蝮で情報＋ディザアナログ信号ｔサンプルホ
ールドするようにしてもよい。 （ｅｌ サンプリングゲート回路住ηを減算器！１３
１の入力側に移し、情報＋ディザアナログ信号を抽出し
て減算器ｃＬ３１ＶＣ入力させ、ディザ馨減算してもよ
い。 〔発明の効果〕 上述から明らかな如く１本発明によれば、情報ディジタ
ル信号とディザディジタル信号との加算値が所定ビラト
ラ越えるおそれがある時、又は越えた時には、ディザデ
ィジタル信号の伝送を遮断するので、過大な信号がＤ／
Ａ変換器に入力することがなくなる。従って、少ないビ
ット数のＤ／八へ換器ン使用することが出来る。換言す
れば、低コストのＤ／Ａ変換変換器用使用ダイナミック
レンジの広い信号処理が可能になる。
第１図は本発明の第１の実施例に係わるＤ／八へ換装ｇ
ｊＬ′ｆｔ示すブロック図。 第２図は第１図のディザディジタル信号発生器を示すブ
ロック図。 Ｍ３１ｉ＆は第１図のディジタル値判定回路とゲート回
路を示す回路図。 第４図は第２の実施例のＤ／Ａ変換装置を示すブロック
図。 第５囚は第４図の各部の時間関係を示す図。 第６図はＭ３の実施例のＤ／Ａ変換装置を示すブロック
図。 第７図は第６図の各部の状態を示す波形図である。 （１）・・・入力ライン、（２）・・・加算器、（３）
−・・ディザディジタル信号発生器、 （９１・・・ゲ
ート回路、 （ＩＩ・・・ディジタル値判定回路、αυ
・・・第１のＤ／Ａ変換器、（１２１・・・第２のＤ／
Ａ変換器、（１３１・・・減算器。 代 理 人 高 野 則 次第２図 ｔｏ’ｔｌ ｔ２ ’ｔ３ 手続補正書（自発） 昭和６０年１１月１４日
ｊＬ′ｆｔ示すブロック図。 第２図は第１図のディザディジタル信号発生器を示すブ
ロック図。 Ｍ３１ｉ＆は第１図のディジタル値判定回路とゲート回
路を示す回路図。 第４図は第２の実施例のＤ／Ａ変換装置を示すブロック
図。 第５囚は第４図の各部の時間関係を示す図。 第６図はＭ３の実施例のＤ／Ａ変換装置を示すブロック
図。 第７図は第６図の各部の状態を示す波形図である。 （１）・・・入力ライン、（２）・・・加算器、（３）
−・・ディザディジタル信号発生器、 （９１・・・ゲ
ート回路、 （ＩＩ・・・ディジタル値判定回路、αυ
・・・第１のＤ／Ａ変換器、（１２１・・・第２のＤ／
Ａ変換器、（１３１・・・減算器。 代 理 人 高 野 則 次第２図 ｔｏ’ｔｌ ｔ２ ’ｔ３ 手続補正書（自発） 昭和６０年１１月１４日
Claims (3)
- （１）所定ビット数の情報ディジタル信号と前記所定ビ
ット数未満のビット数の実質的にランダムなディジタル
信号から成るディザディジタル信号とをディジタル加算
器によって加算すること、前記情報ディジタル信号と前
記ディザディジタル信号との加算信号をディジタル−ア
ナログ変換器でアナログ信号に変換すること を少なくとも含んでいるディジタル−アナログ変換方法
において、 前記情報ディジタル信号の値又は前記情報ディジタル信
号と前記ディザディジタル信号との加算値が所定値以上
の値を有しているか否かを判定すること、 前記情報ディジタル信号の値、又は前記加算値が所定値
以上の値を有していることを示す判定結果に応答して前
記加算器に前記ディザディジタル信号を供給することを
停止すること を具備しているディジタル−アナログ変換方法。 - （２）前記情報ディジタル信号の値又は前記情報ディジ
タル信号と前記ディザディジタル信号との加算値が所定
値以上の値を有しているか否かを判定することは、前記
情報ディジタル信号と前記ディザディジタル信号とを加
算した値が前記所定ビット数を越える可能性があるか否
かを前記情報ディジタル信号に基づいて判定することで
ある特許請求の範囲第１項記載のディジタル−アナログ
変換方法。 - （３）前記情報ディジタル信号の値又は前記情報ディジ
タル信号と前記ディザディジタル信号との加算値が所定
値以上の値を有しているか否かを判定することは、前記
加算値が前記所定ビット数を越えたか否かを前記加算器
の加算結果に基づいて判定することである特許請求の範
囲第１項記載のディジタル−アナログ変換方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150566A JPH0738591B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル―アナログ変換装置 |
| US07/118,261 US4916449A (en) | 1985-07-09 | 1987-11-09 | Wide dynamic range digital to analog conversion method and system |
| US07/232,562 US4845498A (en) | 1985-07-09 | 1988-08-12 | Wide dynamic range digital to analog conversion method and systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150566A JPH0738591B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル―アナログ変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270969A Division JP2550839B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル−アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211324A true JPS6211324A (ja) | 1987-01-20 |
| JPH0738591B2 JPH0738591B2 (ja) | 1995-04-26 |
Family
ID=15499682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150566A Expired - Lifetime JPH0738591B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル―アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738591B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257331A (ja) * | 1987-04-15 | 1988-10-25 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
| US4937576A (en) * | 1989-06-05 | 1990-06-26 | Pioneer Electronic Corporation | Dither circuit responsive to zero input signal level |
| JPH02249310A (ja) * | 1988-12-14 | 1990-10-05 | Victor Co Of Japan Ltd | Ｄ／ａ変換装置 |
| JPH044434U (ja) * | 1990-04-27 | 1992-01-16 | ||
| DE102019001726A1 (de) | 2018-03-15 | 2020-01-02 | Shun Maruyama | Befestigungshalter für Baugeräte und Baumaschine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 |
-
1985
- 1985-07-09 JP JP60150566A patent/JPH0738591B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257331A (ja) * | 1987-04-15 | 1988-10-25 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換装置 |
| JPH02249310A (ja) * | 1988-12-14 | 1990-10-05 | Victor Co Of Japan Ltd | Ｄ／ａ変換装置 |
| US4937576A (en) * | 1989-06-05 | 1990-06-26 | Pioneer Electronic Corporation | Dither circuit responsive to zero input signal level |
| JPH044434U (ja) * | 1990-04-27 | 1992-01-16 | ||
| DE102019001726A1 (de) | 2018-03-15 | 2020-01-02 | Shun Maruyama | Befestigungshalter für Baugeräte und Baumaschine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738591B2 (ja) | 1995-04-26 |
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