JPH0741639U - アドレスデコーダ - Google Patents

Abstract

(57)【要約】 【目的】 中央演算処理装置の負担を軽くして多量のデ
ータをメモリ15から読み出し又はメモリ15に書き込むこ
とを可能とする。 【構成】 第１制御信号端子と第２制御信号端子とを有
するセレクタ31と、第１制御信号とライト信号とが入力
されると読み込み信号を出力する設定信号形成回路41
と、ライト信号又はリード信号と第２制御信号とが入力
されるとクロック信号を出力するクロック信号形成回路
41と、ライト信号と第２制御信号とが入力されるとメモ
リライト信号を出力し、リード信号と第２制御信号とが
入力されるとメモリリード信号を出力する制御信号出力
回路45と、読み込み制御端子が前記設定信号形成回路41
に接続され、クロック入力端子が前記クロック信号形成
回路に接続され、プリセットデータ入力端子が前記デー
タ入力端子27に、カウント値出力端子が前記アドレス信
号出力端子61に接続されるアドレスカウンタを有する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、中央演算処理装置によるランダムアクセスメモリへのデータの読み 出し及び書き込みに関するものであり、尚詳しくは、ランダムアクセスメモリを 制御することのできるアドレスデコーダに関するものです。

【０００２】

【従来の技術】

従来、中央演算処理装置（以下単にＣＰＵという）によりリードオンリメモリ （以下単にＲＯＭという）やランダムアクセスメモリ（以下単にＲＡＭという） 等のメモリからデータを読み出したり、ＲＡＭにデータを書き込むに際しては、 ＣＰＵのアドレスバスとメモリのアドレスバストを直結し、且つ、両者のデータ バスや各種制御線も接続し、ＣＰＵによりメモリ内のアドレスを直接指定するこ とによってデータの読み出しや書き込みを行うようにしていた。

【０００３】 また、近年多量のデータをＲＡＭに書き込み又は読み出すに際しては、大容量 の外部メモリを用い、バンク切り替えを行っている。 このバンク切り替えは、増設メモリボード上のメモリの一部とメインメモリの 一部とを切り替えることによりメモリの容量を大きくするものであり、バンクと 称される増設メモリボード上の一定領域をアクセス可能状態としてアドレス信号 により特定のバンク内のアドレスを指定し、データの読み込みや書き込みを行う ものである。

【０００４】 また、メモリチップ自体にアドレスを設け、メモリチップのアドレスを先ず指 定することにより特定のメモリチップをアクセス可能とし、その後メモリチップ 内のアドレスを指定してメモリ内にデータを書き込み、また、メモリ内のデータ を読み出すチップセレクトも行われている。

【０００５】

【考案が解決しようとする課題】 前記ＣＰＵのアドレスバスとＲＡＭやＲＯＭ等のメモリのアドレスバストを直 結したものは、ＣＰＵが有しているアドレスバスのビット数によって使用できる メモリの容量が定まり、アドレス信号が１６ビットの場合は、使用可能なメモリ は６４キロバイトの容量となり、アドレス信号が２０ビットの場合は、１メガバ イトの容量に制限される。

【０００６】 そして、今日比較的数多く使用されているＣＰＵのアドレス信号は１６ビット であり、最近では２０ビットのアドレス信号を有するＣＰＵも使用されているも 、アドレス信号のビット数を２０ビットとしてアドレスの指定ができるＣＰＵは いまだ高価であり、また、より多くのデータを扱うためには更に多くのビット数 が必要であるも、アドレス信号が２０ビットを越えるＣＰＵに対応したプログラ ムも数少ないため、多量のデータを取り扱う場合はバンク切り替えやチップセレ クトによる増設メモリが用いられている。

【０００７】 この増設メモリにおいても、チップセレクトはメモリチップの個数が数多くな る欠点があり、今日では、バンク切り替えが多用されているも、１つのバンクの 容量は通常１２８キロバイトとされ、より多くのＲＡＭ容量を確保するにはバン ク切り替えの制御が複雑となる欠点がある。

【０００８】

【課題を解決するための手段】

アドレス信号入力端子、アドレス信号出力端子の他、データ入力端子、リード 信号入力端子とライト信号入力端子、及びメモリライト信号出力端子とメモリリ ード出力端子を有するとともに、特定アドレスの第１制御信号端子と他の特定ア ドレスの第２制御信号端子とを有するセレクタと、前記第１制御信号端子からの 制御信号と前記ライト信号入力端子からのライト信号が入力されると読み込み信 号をアドレスカウンタとしてのプリセッタブルカウンタに出力する設定信号形成 回路と、前記ライト信号入力端子からのライト信号又は前記リード信号入力端子 からのリード信号と前記第２制御信号端子からの第２制御信号とが入力されると クロック信号を前記アドレスカウンタに出力するクロック信号形成回路と、前記 ライト信号入力端子からのライト信号と前記第２制御信号端子からの第２制御信 号が入力されるとメモリライト信号を前記メモリライト信号出力端子から出力し 、且つ、リード信号入力端子からのリード信号と前記第２制御信号端子からの第 ２制御信号が入力されるとメモリリード信号を前記メモリリード信号出力端子か ら出力する制御信号出力回路と、読み込み制御端子が前記設定信号形成回路に接 続され、クロック入力端子が前記クロック信号形成回路に接続され、プリセット データ入力端子が前記データ入力端子に接続され、カウント値出力端子が前記ア ドレス信号出力端子に接続されるプリセッタブルカウンタをアドレスカウンタと して用いることとする。

【０００９】

【作 用】

本考案に係るアドレスデコーダは、特定アドレスの第１制御信号端子と別の特 定アドレスの第２制御信号端子とを有するセレクタを設けている故、第１制御信 号端子のアドレスがアドレス信号入力端子に入力されると第１の制御信号をセレ クタから出力させ、第２制御信号端子のアドレスがアドレス信号入力端子に入力 されると第２の制御信号をセレクタから出力させることができる。

【００１０】 さらに、セレクタからの第１制御信号とライト信号入力端子からのライト信号 が入力されると読み込み信号を出力する設定信号形成回路を有している故、ＣＰ Ｕがアドレス信号として第１制御信号端子のアドレスを出力し、データの出力を 確定させてライト信号を出力するとき、読み込み信号を設定信号形成回路から出 力させることができる。

【００１１】 また、このアドレスデコーダは、読み込み制御端子が前記設定信号形成回路に 接続され、プリセットデータ入力端子がデータ入力端子に接続されるプリセッタ ブルカウンタをアドレスカウンタとして有している故、設定信号形成回路が読み 込み信号を出力したとき、データ入力端子に入力されているデータによりアドレ スカウンタのカウント値をプリセットすることができる。

【００１２】 そして、リード信号入力端子からのリード信号又はライト信号入力端子からの ライト信号とセレクタからの第２制御信号とが入力されるとクロック信号をプリ セッタブルカウンタに出力するクロック信号形成回路を有している故、ＣＰＵが 第２制御信号端子のアドレスを出力し、リード信号又はライト信号をＣＰＵが出 力するとクロック信号形成回路からクロック信号を出力させ、このクロック信号 によりプリセッタブルカウンタのカウント値を１つ増加させることができる。

【００１３】 さらに、このアドレスデコーダは、ライト信号入力端子からのライト信号とセ レクタからの第２制御信号が入力されるとメモリライト信号をメモリライト信号 出力端子を介してメモリライト信号出力端子から出力し、リード信号入力端子か らのリード信号と第２制御信号とが入力されるとメモリリード信号をメモリリー ド信号出力端子を介してメモリリード信号出力端子から出力する制御信号出力回 路を有している故、ＣＰＵから第２制御信号端子のアドレスが出力され且つＣＰ Ｕからリード信号が出力されると、メモリリード信号出力端子からメモリリード 信号を出力させ、ＣＰＵから第２制御信号端子のアドレスとライト信号とが出力 されるとメモリライト信号出力端子からメモリライト信号を出力させることがで きる。

【００１４】

【実施例】

本考案に係るアドレスデコーダの実施例は、図１に示すように、アドレス信号 入力端子21、アドレス信号出力端子61、データ入力端子27、さらに、リード信号 入力端子25とライト信号入力端子23及びメモリリード信号出力端子65とメモリラ イト信号出力端子63を有するものである。

【００１５】 更に、このアドレスデコーダ20はアドレス信号入力端子21に接続されるセレク タ31を有し、このセレクタ31は、第１の特定アドレスを有する第１制御信号出力 端子及び第２の特定アドレスを有する第２制御信号出力端子を有し、第１の特定 アドレスを示すアドレス信号がアドレス信号入力端子21に入力されると第１制御 信号出力端子から第１制御信号を、また、第２の特定アドレスを示すアドレス信 号が入力されると第２制御信号出力端子から第２制御信号を出力するものであり 、前記アドレス信号入力端子21はＣＰＵ10のアドレスバスに接続して使用するも のである。

【００１６】 また、このセレクタ31の第１制御信号出力端子は、設定信号形成回路41とした 第１アンド回路36の一入力端子に接続し、この第１アンド回路36の他の入力端子 はライト信号入力端子23に、第１アンド回路36の出力端子はプリセッタブルカウ ンタ51の読み込み制御端子に接続し、前記ライト信号入力端子23はＣＰＵ10のラ イト信号端子に接続するものである。

【００１７】 そして、ライト信号入力端子23はＣＰＵ10のライト信号端子に接続すると共に 設定信号形成回路41に接続する他、クロック信号形成回路41におけるオア回路42 の一入力端子と制御信号出力回路45における第３アンド回路46の一入力端子とに 接続するものであって、クロック信号形成回路41におけるオア回路42の他の入力 端子はリード信号入力端子25に接続し、このオア回路42の出力端子を第２アンド 回路の一入力端子に接続し、第２アンド回路43の他の入力端子は前記セレクタ31 の第２制御信号端子に接続し、この第２アンド回路43の出力端子はアドレスカウ ンタとして用いるプリセッタブルカウンタ51のクロック入力端子に接続するもの である。

【００１８】 さらに、リード信号入力端子25は、ＣＰＵ10のリード信号端子やクロック信号 形成回路41のオア回路42に接続する他、制御信号出力回路45における第４アンド 回路47の一入力端子に接続するものであり、制御信号出力回路45における第４ア ンド回路47の他の入力端子は、第３アンド回路46の他の入力端子とともに、セレ クタ31の第２制御信号端子に接続し、第３アンド回路46の出力端子はメモリライ ト信号出力端子63に、第４アンド回路47の出力端子はメモリリード信号出力端子 65に接続するものである。

【００１９】 さらにまた、プリセッタブルカウンタ51のプリセットデータ入力端子をデータ 入力端子27に、プリセッタブルカウンタ51のカウント値出力端子をアドレス信号 出力端子61に接続し、前記データ入力端子27はＣＰＵ10のデータバスに接続して おくものである。 従って、このアドレスデコーダ20のアドレス信号出力端子61をメモリ15のアド レス端子に接続し、メモリライト信号出力端子63をメモリ15のライト信号端子に 、メモリリード信号出力端子65をメモリ15のリード信号端子に接続し、メモリ15 のデータ信号端子をＣＰＵ10のデータバスに接続しておけば、ＣＰＵ10から第２ 制御信号端子の特定アドレスを示すアドレス信号が出力され、ＣＰＵ10がデータ バスにデータを出力してライト信号端子からライト信号を出力すると、セレクタ 31が第２制御信号を出力し、ＣＰＵ10からのライト信号はクロック信号形成回路 41に入力されてオア回路42及び第２アンド回路43を通ってクロック信号としてプ リセッタブルカウンタ51に入力され、プリセッタブルカウンタ51のカウント値を １つ増加させてアドレス信号出力端子61からのアドレス信号の値をインクリメン トしてメモリの番地を１つ変化させることができ、また、このライト信号は制御 信号出力回路45の第３アンド回路46を通ってメモリライト信号としてメモリライ ト信号出力端子63からメモリのライト信号端子に出力される故、ＣＰＵ10がデー タバスに出力しているデータをメモリ15に記憶させることができる。

【００２０】 そして、ＣＰＵ10が同一の第２制御信号端子のアドレスを出力しつつＣＰＵ10 から出力するデータの内容を変更して再度ライト信号を出力すると、クロック信 号形成回路41が再度クロック信号を出力してプリセッタブルカウンタ51のカウン ト値を再度１つ増加させ、制御信号出力回路45からメモリライト信号を出力して メモリ15が先のデータを記憶した隣のメモリ番地にこのデータを記憶させること ができる。

【００２１】 従って、ＣＰＵ10が第２制御信号端子のアドレスを出力し、データの出力を確 定させてライト信号を出力する毎にこのアドレスデコーダ20はメモリ15に対する アドレスを１つ増加させてメモリライト信号を出力する故、ＣＰＵ10は同一アド レスを出力しつつライト信号を出力するだけでこのアドレスデコーダ20によりメ モリ15の番地は１つづつ変更されて各データを順次メモリ15の異なる番地に記憶 させることができる。

【００２２】 また、ＣＰＵ10が第２制御信号端子のアドレスを出力してリード信号を出力し たときは、セレクタ31の第２制御信号端子から第２制御信号が出力され、リード 信号はリード信号入力端子25からクロック信号形成回路41のオア回路42及び第２ アンド回路43を通過してプリセッタブルカウンタ51のクロック入力端子に入力さ れ、ライト信号と同様にプリセッタブルカウンタ51のカウント値を１つ増加させ るとともに、制御信号出力回路45の第４アンド回路47を通過してメモリリード信 号出力端子65からメモリ15のリード信号端子に入力される。

【００２３】 従って、ＣＰＵ10が第２制御信号端子のアドレスである第２特定アドレスを出 力してリード信号を出力すると、プリセッタブルカウンタ51はカウント値を１つ 増加させたアドレス信号をアドレス信号出力端子61からメモリ15に出力するとと もに、メモリリード信号出力端子65からメモリ15にメモリリード信号を出力し、 メモリ15に対してアドレス信号によって特定した番地のデータをデータバスに出 力させ、ＣＰＵ10はこのデータを取り込むことができ、ＣＰＵ10が出力するアド レス信号の内容は第２特定アドレスに固定したままでリード信号を出力する毎に アドレスカウンタであるプリセッタブルカウンタ51が出力するアドレスの内容は １つづつ増加して当該アドレスデコーダ20から出力されるとともに、アドレスデ コーダ20はメモリリード信号を出力してメモリ15からデータを出力させることが できるものである。

【００２４】 また、ＣＰＵ10が第１特定アドレスを内容とするアドレス信号を出力し、デー タバスに特定のデータを出力してＣＰＵ10からライト信号を出力すれば、セレク タ31の第１制御信号端子から第１制御信号が出力され、設定信号形成回路41の第 １アンド回路36を通ってライト信号が読み込み信号としてプリセッタブルカウン タ51の読み込み制御端子に入力されることになる故、プリセッタブルカウンタ51 はデータ入力端子27に入力されているデータバスのデータによって特定の値にプ リセットされることになる。

【００２５】 このように、本実施例に係るアドレスデコーダ20はＣＰＵ10がアドレスバスに 第１特定アドレスを示すアドレス信号を出力し、データバスにデータを出力して ライト信号を出力するとＣＰＵ10が出力したデータによりアドレスカウンタとし てのプリセッタブルカウンタ51のカウント値をプリセットしてメモリ15の所定番 地を初期値としてこのメモリ15のこの位置にデータバスに出力されているデータ を記憶させ、以後、ＣＰＵ10が第２特定アドレスを示すアドレス信号を出力し、 ライト信号を出力するとメモリ15へのアドレス信号の値を１つづつ増加させてＣ ＰＵ10が出力しているデータをメモリ15に記憶させることができるものであり、 又、ＣＰＵ10から第１特定アドレスを示すアドレス信号を出力してプリセッタブ ルカウンタ51のカウント値を設定した後、ＣＰＵ10が第２特定アドレスを示すア ドレス信号を出力してリード信号を出力すると、メモリ15へのアドレス信号の値 を１つづつ増加させてメモリ15からデータを出力させるものであり、プリセッタ ブルカウンタ51は適宜メモリ15の容量に応じて多段に構成されたカウンタを用い ることにより大容量のメモリ15の番地を順番に指定するアドレス信号を出力させ ることができる。

【００２６】 このように、本実施例は、第２制御信号端子のアドレスを用いるのみでメモリ 15にデータを順次書き込み又は読み出させるものであって、第１制御信号端子の アドレスにより先頭番地を指定し、以後、第２制御信号端子のアドレス１個によ り、リード信号又はライト信号を出力する毎にメモリ15のアドレスを１つづつ増 加させてメモリ15からの読み出し又はメモリ15への書き込みを可能とするアドレ スデコーダ20である故、アドレスカウンタとしたプリセッタブルカウンタ51の段 数により自由に大容量のメモリ15を接続して多量のデータの書き込み又は読み出 しをすることができる。

【００２７】

【考案の効果】

本考案に係るアドレスデコーダは、アドレス信号入力端子、アドレス信号出力 端子、データ入力端子やリード信号入力端子とライト信号入力端子、さらに、メ モリリード信号出力端子とメモリライト信号出力端子を有し、アドレス信号入力 端子を介して第１特定アドレスを示すアドレス信号がＣＰＵから入力され、ライ ト信号がＣＰＵから入力されるとＣＰＵが出力しているデータによりアドレス信 号出力端子からメモリに出力するアドレス信号を特定の値に設定し、アドレス信 号入力端子を介して第２特定アドレスを示すアドレス信号がＣＰＵから入力され てリード信号又はライト信号が入力されると、リード信号又はライト信号が入力 される毎にメモリへのアドレス信号の内容を順次１番地づつ増加させて出力する とともに、リード信号が入力されたときはメモリリード信号出力端子からメモリ リード信号を出力し、ライト信号が入力されたときはメモリライト信号出力端子 からメモリライト信号を出力して増設したメモリからデータの読み出しを、また メモリへのデータの書き込みを可能とするアドレスデコーダであり、２個のアド レスを専有するのみでＲＯＭやＲＡＭの多数のアドレスにアクセスすることを可 能とし、アドレスカウンタとして用いたカウンタの段数により極めて大容量のメ モリを制御することが可能であって、データを読み込み又は書き込み制御すると きにＣＰＵが出力するアドレスは単一とすることができる故、制御ソフトを簡単 とすることができる利点も有する。

【図面の簡単な説明】

【図１】本考案に係るアドレスデコーダの実施例を示す
図。

【符号の説明】

１０ ＣＰＵ １５ メモリ ２０ アドレスデコーダ ２１ アドレス信
号入力端子 ２３ ライト信号入力端子 ２５ リード信号
入力端子 ２７ データ入力端子 ３１ セレクタ ３５ 設定信号形成回路 ４１ クロック信
号形成回路 ４５ 制御信号出力回路 ５１ プリセッタ
ブルカウンタ ６１ アドレス信号出力端子 ６３ メモリライ
ト信号出力端子 ６５ メモリリード信号出力端子

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アドレス信号入力端子、アドレス信号出
   力端子の他、データ入力端子やリード信号入力端子とラ
   イト信号入力端子、及び、メモリライト信号出力端子と
   メモリリード出力端子を有すると共に、 特定アドレスの第１制御信号端子と他の特定アドレスの
   第２制御信号端子とを有して前記アドレス信号入力端子
   に接続されるセレクタと、 前記ライト信号入力端子と前記セレクタの第１制御信号
   端子とに接続され、第１制御信号端子からの第１制御信
   号とライト信号入力端子からのライト信号とが入力され
   ると読み込み信号をアドレスカウンタとしてのプリセッ
   タブルカウンタに出力する設定信号形成回路と、 前記ライト信号入力端子とリード信号入力端子と第２制
   御信号端子とに接続され、ライト信号入力端子からのラ
   イト信号又はリード信号入力端子からのリード信号と第
   ２制御信号端子からの第２制御信号とが入力されるとク
   ロック信号をアドレスカウンタとしてのプリセッタブル
   カウンタに出力するクロック信号形成回路と、 前記ライト信号入力端子とリード信号入力端子と第２制
   御信号端子とに接続され、ライト信号入力端子からのラ
   イト信号と第２制御信号端子からの第２制御信号とが入
   力されるとメモリライト信号を前記メモリライト信号出
   力端子に出力し、リード信号入力端子からのリード信号
   と第２制御信号端子からの第２制御信号とが入力される
   とメモリリード信号を前記メモリリード信号出力端子に
   出力する制御信号出力回路と、 読み込み制御端子が前記設定信号形成回路に接続され、
   クロック入力端子が前記クロック信号形成回路に接続さ
   れ、プリセットデータ入力端子が前記データ入力端子
   に、カウント値出力端子が前記アドレス信号出力端子に
   接続されるプリセッタブルカウンタをアドレスカウンタ
   として有する、 ことを特徴とするアドレスデコーダ。