JPH02288919A - メモリー装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータのＣＰＵ　（中央演算処理装置
）の動作が早くなるように、メモリーの入出力に高速の
レジスタを接続したメモリー装置に関する。

〔従来の技術〕

従来、コンピュータのＣＰＵの動作が早くなると、メモ
リー素子自体の動作が早いメモリーを上記ＣＰＵに接続
してその対応を図っていた。

〔発明が解決しようとする問題点〕

しかしながら、動作の早いメモリーは高価であって、通
常のコンピュータに使用すると、装（〃全体が高価にな
るとい・う問題点かあ、った。

本発明は、このような事情に鑑みなされたもので、動作
速度の遅いメモリーを使用しても寸分に高速度のＣＰＵ
の能力が発揮できて全体の処理時間の短縮を図ると共に
、価格の低層を図ることを目的とするメモリー装置を提
供することを目的とする。

〔問題点を解決するだめの手段］ 」二記目的に沿うメモリー装置は、データーを記憶しＣ
ＰＵに対応する処理速度を有する複数の高速レジスタと
、該高速レジスタに各々接続されるメモリーブロックと
、該メモリーブロック及び上記高速レジスタを制御する
アドレス制御装置とを有し、該アドレス制御装置には、
ＣＰＵからの読み出し信号に対して上記高速１／シスタ
に指定されたデーターが記憶されていない場合には上記
複数のメモリーブロックからデーターを同時に読み出し
各々の高速レジスタに記ｔＯさせて、該各々の高速レジ
スタから指定されたデークーを出力し、上記読め出し借
りに対して上記高速レジスタにブタ−が記憶されている
場合にはメモリーブ１：１　ツクからの読み出しを行わ
ずに対応する高速レジスタからデーターを出力し、上記
ＣＰＵからのデーターをメモリーブロックに書き込む場
合には該メモリーブロックに接続された高速レジスタに
データーを記憶さゼてその後該高速レジスタのデーター
をメモリーブロックに書き込む制御手段を有して構成さ
れている。

ここに、メモリーブロック及び高速レジスタは通常ｃｐ
ｕの制御に合わ−けて２Ｎ個とするのが通常であるが、
本発明は必ずしもこの数に限定されるものではない。

〔作用〕

本発明に係るメモリー装置においては、ＣＰＵに対応す
る処理速度を有する複数の高速レジスタが設けられ、該
高速レジスタを介してメモリーフロックが設けられてい
るので、低速のメモリーフロックが低速であっても、該
メモリーブロックのデーターを高速レジスタに記憶さ−
１るごとによってＣＰ　Ｕにデーターを入力する場合に
はＣＰ　ｔＪの処理速度に合わせて高速にデーターを転
送するごとかできる。そして、高速レジスタに要求する
データーが記載されている場合にはメモリーブロックか
らの読み出しは行わないので、その分高速にデーターを
読み出しを行える。

また、ＣＰＵからデーターをメモリーブロックに書き込
む場合には、ＣＰＵの処理速度に対応できる高速レジス
タが設けられているので、該高速レジスタにデーターを
記せさせ、この後高速レジスタからメモリーブロックに
データーを記載するごとによって低速度のメモリーブロ
ックにＣＰ［Ｊを対応さ−υることかできる。

〔実施例〕

続いて、添イ１し７た図面を参照しつつ、本発明を具体
化した実施例につき説明し７、本発明の理解に供する。

ここに、第１図は本発明の第１の実施例に係るメモリー
装置の概略構成図、第２図及び第３図は該メモリー装置
の動作状態を示すフロー図、第４図は本発明の第２の実
施例に係るメモリー装置の概略構成図、第５図及び第６
図は該メモ’Ｊ　　ｌ！ａ置を１チツプ内に配置した場
合の接続端子を示す平面図である。

第１図に示すよ・うに、本発明の第１の実施例に係るメ
モリー装置１０ば、ＣＰＵＩ　１に接続される８個の高
速レジスタ１２と、該高速レジスタ１２に接続されるス
タテノイクＲＡ　Ｍからなる８個のメモリーブロック１
３と、該高速レジスタ１２及びメモリーブ１１ツク１３
を制御するアドレス制御装置１４とを有して構成されて
いる。

上記高速し・ジスタ１２ばその処理速度はＣＰＵ１１の
処理速度と略回等の速度を有する高速の素子が選定され
、ト記メ千リーブロック１３ば通常の遅い速度によ、て
動作するスタテソイクＲＡＭから構成されている。

一ト記アドレス制御装置１４には、該メモリーブロック
１３及び高速レジスタ１２を制御する命令が記載されて
いるので、第２図及び第３図を参照しながら、この命令
について説明する。

まず、ａ亥メモリーフ゛ロック１３のデーターを読む場
合には、第２図に示すように、ＣＰＵＩＩからリードの
命令が来ると、前回該メモリーブロック１３に書き込み
をしていたか否を判断して（ステップ１５）、書き込み
をしていた場合には、所定の高速レジスタ１２のデータ
ーをメモリーに書き込み（ステップ１６）、メモリーの
読み出しアドレスをセｙ　Ｉ−シ（ステップ１７）、メ
モリーフロック１３からデーターを読み出しくステップ
１８）、高速レジスタ１２にデーターをセットすると共
に、先読みアドレスインクリメントを行い、読みだした
メモリ一番地の次のアドレスの番地をセントして置く　
（ステップ１９）。これによって改めてメモリーブロッ
ク１３の番地の設定を行うことなく、次のデータを待機
状態にして置き、メモリーブロック１３から高速レジス
タ１２ヘデータの読み込みが行えるので高速で処理が行
えることになる。

この後、高速レジスタ１２のデーターをＣＰＵ１１が読
む込む（ステップ２０）が、高速レジスタ１２の処理速
度が早いので短い時間でＣＰＵ１１にデーターを取り込
むことができる。

次に、前回書き込みをしていない場合には、高速レジス
タ１２にそのデーターをあるか否かを判断しくステップ
２１）、ある場合にはステップ２０にてそのデーターを
読みだす。

ここで、高速レジスタ１２にデーターが無い場合にはメ
モリーの先読みが完了しているか否かを判断しくステッ
プ２２）、メモリーの先読みをしていない場合には、ス
テップ１７〜ステツプ２０の工程を経て高速レジスタ１
２からデーターを読みだす。

上記工程において、メモリーの先読みが完了している場
合には、該先読みしたアドレスと要求するアドレスが一
致するか否かを判断して（ステップ２３）、一致する場
合には高速レジスタ１２にデーターをセットすると共に
、先読みアドレスインクリメントを行い（ステップ１９
）、該高速レジスタ１２にセットされたデーターを読み
だす（ステップ２０）。

ここで、先読みアドレスと要求するアドレスが一致しな
い場合には、ステップ１７からステップ２０の工程を経
てデーターを読み取ることになる従って、この実施例に
おいては、メモリーブロック１３からデーターを各々の
高速レジスタ１２に記憶させ、この後ＣＰＵ、１１から
出力されているアドレスで指定される高速レジスタ１２
からデーターを出力する。

連続したアドレスのデーターを読み出す場合には、既に
高速レジスタ１２にデーターが記憶されている場合には
、メモリーブロック１３から読み出しを行わずに高速レ
ジスタ１２からデーターを出力する。そして、ＣＰＵＩ
　１が高速レジスタ１２からデーターを読み出している
間にメモリーブロック１３から次のアドレスのメモリー
ブロック１３のデーターの読み出しを行う。そして、こ
の実施例においては、連続したアドレスからデーターを
読み出す場合は　始めの一回目のメモリーブロック１３
の読み出し時、または二回目のメモリーブロック１３の
読み出し時にＣＰＵＩＩの動作を遅くするだけで、その
後の読み出しは、先読みアドレスインクリメントを行う
のでＣＰＵＩ　１の動作を遅くする必要はない。

従来の方法であれば、メモリーの読み出しを行う度に、
メモリーの動作時間に合わせてＣＰＵの動作を遅くしな
ければならないが、この点が本実施例において改善され
ている。

なお、メモリーブロック１３への読み書きが実行された
場合及び先読みしているブロック以外への読み出しが要
求された場合は、先読み処理をキャンセルして再度メモ
リーから読み出しを行い、高速レジスフ１２に記憶させ
る間は、ＣＰＬＪＩＩの動作を遅らせる為にＢＵＳＹ信
号を出力する。

次に、該メモリーブロック１３にデーターを書き込む場
合について第３図を参照しながら説明すると、ＣＰＵＩ
Ｉからの書き込み命令があると、まず、前回書き込みを
しているか否かを判断しくステップ２４）、前回書き込
みをしていない場合にはライト（ＷＲＩＴＥ）アドレス
をセットして（ステップ２５）、高速レジスタ１２にデ
ーターをセットする（ステップ２６）。

そして、前回書き込み命令がある場合にはＣＰＵ１ｌか
らの書き込みアドレスとライＩ・アドレスが一致してい
るか否かを判断して（ステップ２７）、一致しでいる場
合にはそのままステップ２６に移行して高速レジスタ１
２にデーターをセットする。

一方、ＣＰＵＩＩからの書き込みアドレスとライトアド
レスが−・致していない場合には、高速レジスタ１３の
データーをメモリーブロック１３に書き込んだ後（ステ
ップ２８）、ライトアドレスをセットして高速レジスタ
１３にデーターをセソＩ−する（ステップ２５〜２６）
。

従って、この実施例において、メモリーブロック１３に
データーを書き込む場合には、高速レジスタ１２にデー
ターを記憶させてその後メモリーフロック１３にデータ
ーを書き込む。データーを連続して書き込む場合には並
列に接続されたブロック分のデーターを高速レジスタＪ
２に記憶させた後にメモリーブロック１３に書き込みを
行う。

なお、高速レジスタ１２からｃ　Ｐ　Ｌ、Ｊ　ｔ　ｔに
データーを書き込む場合にばＣｌ）　１．Ｊ　１１の動
作を遅くする必要ばないが、高速レジスタ１２からメモ
リーブロック１３に書き込む場合にはＣＰ　Ｕの動作を
遅くするためＢ　ｔＪ　Ｓ　Ｙ信号を出力する。

第４図は、本発明の第２の実施例に係るメモリー装置２
９であって、ダイナミックＲＡＭにこの発明を適用した
例であり、ＲＡＳ信号と共に人力されたＲＡＳアドレス
のダイナミックＲＡＭからなるメモリーブロック３０の
データーをＣＡＳ信号で読み出し、高速レジスタからな
る第１の読み出しレジスタ３１に記憶させ、その後高速
レジスタからなる第２の読み出しレジスタ３２に転送す
る。この後ＣＡＳアドレスで指定されたデーターを第２
の読み出しレジスタ３２から出力する。この処理を行う
場合には図示しないｃｐｕの動作を遅らせる必要がある
ので、アドレス制御装置２９ａからＢＵＳＹ信号を出力
しておく。

連続するアドレスのデーターを読みだす場合には、ＣＡ
Ｓアドレスで指定されるピントデーターを出力するので
ダイナミックＲＡＭからなるメモリーブロック３０の読
み出しは行わない。

該メモリーブロック３０にデーターを書き込む場合には
、ＣＡＳアドレスで指定されている高速レジスタからな
る書き込みレジスタ３３のビットにデーターを書き込み
、その後にメモリーブロック３０にデーターの書き込み
を行う。

連続したアドレスにデーターを書き込む場合には、書き
込みレジスタ３３に連続して書き込みを行い、アドレス
の範囲が超えた場合にダイナミックＲＡ　Ｍからなるメ
モリーブロック３０に書き込めを行うが、該メモリーブ
ロック３０に書き込みを行う場合には１−記ＣＰｔＪの
動作を遅らせる必要があるのでＢ　Ｕ　Ｓ　Ｙ信号を出
力する。

なお、第１図、第４図のＣＬ　ＯＣＫは書き込み読み出
しの制御のタイミングを作る為に入力するものである。

第５図は本発明の一実施例に係るメモリー装置１０を１
チツプのＩＣに収納した場合の信号線の例を示すもので
あり、従来のスタテックメモリーと異なり新たにＢＵＳ
Ｙ信号を加えている。このＢＵＳＹ信号はメモリーブロ
ックからデーターを読み出し、夫々の高速レジスタに転
送しているサイクルと、該高速レジスタからメモリーフ
ロックにデーターを書き込んでいるサイクルに出力し、
この出力が出ている場合にはＣＰＵの動作を遅らせる必
要がある。

この実施例に係る発明はリードオンリーメモリーに対し
ても応用可能である。

第６図は、上記メモリー装置２９を１チツプに収納した
ＩＣの信号線の例を示すものであり、従来のダイナミッ
クメモリーと異なり新た１３　Ｕ　Ｓ　Ｙ信号を加えて
いる。このＢｔＪＳＹ信号はダイナミックＲＡＭからな
るメモリーブロックから高速レジスタにデーターを転送
しているサイクルと、高速レジスタから上記メモリーブ
ロックにデータを書き込んでいる間に出力し、ＣＰＵの
動作をメモリーブロックの速度に合わせて遅らせるよう
にする。

なお、第５図、第６図の例はともにタイミング制御用の
ＣＬＯＣＫの発生回路を内臓しているものとしたが、制
御用のＣＬ　ＯＣＫの発生回路が外部にある場合であっ
ても本発明は適用される。

また、第５図および第６図においては、１チツプのＩＣ
にメモリー装置を組み込んだが、従来のメモリー素子を
使用してプリント基盤上に実現する場合も本発明は適用
される。

〔発明の効果〕

本発明によって、メモリーブロックに遅いメモリーを使
用しても高速度のＣＰＵを使用し、処理を高速で行うこ
とが可能となる。

従って、高価なメモリーを使用する必要がなくなり、全
体として装置の低廉化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るメモリー装置の概
略構成図、第２図及び第３図は該メモリー装置の動作状
態を示すフロー図、第４図は本発明の第２の実施例に係
るメモリー装置の概略構成図、第５図及び第６図は該メ
モリー装置を１チツプ内に配置した場合の接続端子を示
す平面図である。 〔符号の説明〕 １０−−−−−−−メモリー装置、１１　・−・−ＣＰ
Ｕ。 １２　・−−一−−−高速レジスタ、１３−−−−−−
メモリーブロック、１４　−一一一一・−アドレス制御
装置、２９−一−−・メモリー装置、２９　ａ−−−−
・−アドレス制御装置、３０−−−−−−−メモリーブ
ロック、３１　−ｍ−−−・−第１の読み出しレジスタ
（高速レジスタ）、３２第２の読み出しレジスタ、３３
　−−−−−−−一書き込みレジスタ（高速レジスタ） 代理人　弁理士　　中部　富士男

Claims (2)

【特許請求の範囲】
1. （１）データーを記憶しＣＰＵに対応する処理速度を有
   する複数の高速レジスタと、該高速レジスタに各々接続
   されるメモリーブロックと、該メモリーブロック及び上
   記高速レジスタを制御するアドレス制御装置とを有し、
   該アドレス制御装置には、ＣＰＵからの読み出し信号に
   対して上記高速レジスタに指定されたデーターが記憶さ
   れていない場合には上記複数のメモリーブロックからデ
   ーターを同時に読み出して各々の高速レジスタに記憶さ
   せて、該各々の高速レジスタから指定されたデーターを
   出力し、上記読み出し信号に対して上記高速レジスタに
   データーが記憶されている場合にはメモリーブロックか
   らの読み出しを行わずに対応する高速レジスタからデー
   ターを出力し、上記ＣＰＵからのデーターをメモリーブ
   ロックに書き込む場合には該メモリーブロックに接続さ
   れた高速レジスタにデーターを記憶させてその後該高速
   レジスタのデーターをメモリーブロックに書き込む制御
   手段を有してなることを特徴とするメモリー装置。
2. （２）メモリーブロック及び高速レジスタは２＾Ｎ個有
   している請求の範囲第１項記載のメモリー装置。