JPH0744217B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0744217B2 JPH0744217B2 JP61271481A JP27148186A JPH0744217B2 JP H0744217 B2 JPH0744217 B2 JP H0744217B2 JP 61271481 A JP61271481 A JP 61271481A JP 27148186 A JP27148186 A JP 27148186A JP H0744217 B2 JPH0744217 B2 JP H0744217B2
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- JP
- Japan
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- film
- electrode
- spin
- glass film
- phosphorus
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 [概要] 電極配線上に燐ガラス膜,窒化シリコン膜の薄層を被着
し、燐または硼素を含有させたスピンオンガラス膜を塗
布し、更に、加熱溶融する。そうすると、従来より平坦
化されて、且つ、開口する電極窓が精度良く形成され
る。
し、燐または硼素を含有させたスピンオンガラス膜を塗
布し、更に、加熱溶融する。そうすると、従来より平坦
化されて、且つ、開口する電極窓が精度良く形成され
る。
[産業上の利用分野] 本発明は半導体装置の製造方法に係り、特に、平坦化絶
縁膜の形成方法に関する。
縁膜の形成方法に関する。
IC,LSIなどの半導体装置は高度に集積化されて、その上
面に2層,3層と多層配線が形成される。しかし、このよ
うな多層配線は層間に絶縁膜を介在させており、電極配
線と絶縁膜を交互に積層すると、各層の凹凸が激しくな
つて、電極配線の断線や短絡の事故を起こし易くなる。
そのため、現在、絶縁膜表面の平坦化が行なわれてい
る。また、その他、複数の半導体基板を積層した立体IC
構造も研究されており、そのIC基板の上面にも平坦化絶
縁膜が形成される。
面に2層,3層と多層配線が形成される。しかし、このよ
うな多層配線は層間に絶縁膜を介在させており、電極配
線と絶縁膜を交互に積層すると、各層の凹凸が激しくな
つて、電極配線の断線や短絡の事故を起こし易くなる。
そのため、現在、絶縁膜表面の平坦化が行なわれてい
る。また、その他、複数の半導体基板を積層した立体IC
構造も研究されており、そのIC基板の上面にも平坦化絶
縁膜が形成される。
しかし、このような絶縁膜には、窓あけして接続配線を
形成する必要があり、従つて、電極の窓開けをも十分に
配慮した形成方法が望ましい。
形成する必要があり、従つて、電極の窓開けをも十分に
配慮した形成方法が望ましい。
[従来の技術と発明が解決しようとする問題点] 第2図は従来の平坦化絶縁膜の断面図を示しており、1
は半導体基板,2は多結晶シリコン膜からなる電極(例え
ば、ゲート電極),3は燐ガラス(PSG;Phospho Silicate
Glass)膜,4はスピンオンガラス(SOG)膜、5は電極
2からの導出用配線を形成するために開口した電極窓で
ある。
は半導体基板,2は多結晶シリコン膜からなる電極(例え
ば、ゲート電極),3は燐ガラス(PSG;Phospho Silicate
Glass)膜,4はスピンオンガラス(SOG)膜、5は電極
2からの導出用配線を形成するために開口した電極窓で
ある。
このように形成するには、まず、電極2上に化学気相成
長(CVD)法でPSG膜3を被覆し、その上にSOG膜4を塗
布してベーキングする。SOG膜4はベーキング前は液状
であるから、表面が平坦化される。更に、フォトプロセ
スを用いて所要の電極窓5を開口する。
長(CVD)法でPSG膜3を被覆し、その上にSOG膜4を塗
布してベーキングする。SOG膜4はベーキング前は液状
であるから、表面が平坦化される。更に、フォトプロセ
スを用いて所要の電極窓5を開口する。
なお、SOG膜は有機溶剤(アルコール主成分,エステ
ル,ケトンなど)にシラノールを溶解した溶液、また
は、これを塗布・焼成して形成するSiO2膜の総称であ
る。
ル,ケトンなど)にシラノールを溶解した溶液、また
は、これを塗布・焼成して形成するSiO2膜の総称であ
る。
ところが、このようなSOG膜4とPSG膜3からなる絶縁膜
に電極窓5を開口すると、図示のように、その電極窓は
逆テーパー状に開口される。それは、PSG膜3の方が燐
(P)が含まれていてエッチングされ易く、SOG膜4は
不純物を含有しないSiO2膜で、エッチングされ難いから
である。そのため、その電極窓5に配線用の導電膜(例
えば、アルミニウム膜)を被着すると、その電極窓5部
分で段差のために断線し易くなると伝つた問題が起こ
る。
に電極窓5を開口すると、図示のように、その電極窓は
逆テーパー状に開口される。それは、PSG膜3の方が燐
(P)が含まれていてエッチングされ易く、SOG膜4は
不純物を含有しないSiO2膜で、エッチングされ難いから
である。そのため、その電極窓5に配線用の導電膜(例
えば、アルミニウム膜)を被着すると、その電極窓5部
分で段差のために断線し易くなると伝つた問題が起こ
る。
本発明は、このような問題点を解消させる形成方法を提
案するものである。
案するものである。
[問題点を解決するための手段] その問題は、パターニング形成した電極配線を覆うよう
に、化学気相成長(CVD)燐ガラス膜を被覆する工程
と、次いで、該CVD燐ガラス膜上にCVD窒化シリコン膜を
被着形成する工程と、次いで、該CVD窒化シリコン膜表
面に、燐または硼素を含有させたスピンオンガラス膜を
塗布する工程と、次いで、前記スピンオンガラス膜を加
熱溶融して該スピンオンガラス膜の表面を滑らかにする
工程と、次いで、該スピンオンガラス膜の表面に、底部
に前記電極配線が露出するように、電極窓を開口する工
程とを有することを特徴とする本発明の半導体装置の製
造方法によって解決される。
に、化学気相成長(CVD)燐ガラス膜を被覆する工程
と、次いで、該CVD燐ガラス膜上にCVD窒化シリコン膜を
被着形成する工程と、次いで、該CVD窒化シリコン膜表
面に、燐または硼素を含有させたスピンオンガラス膜を
塗布する工程と、次いで、前記スピンオンガラス膜を加
熱溶融して該スピンオンガラス膜の表面を滑らかにする
工程と、次いで、該スピンオンガラス膜の表面に、底部
に前記電極配線が露出するように、電極窓を開口する工
程とを有することを特徴とする本発明の半導体装置の製
造方法によって解決される。
[作用] 即ち、電極配線上にPSG膜,窒化シリコン(Si3N4)膜の
薄層を被着し、燐または硼素を含有させたSOG膜を塗布
・溶融する。そうすると、従来よりも平坦化されて、且
つ、開口した電極窓の形状は良くなる。
薄層を被着し、燐または硼素を含有させたSOG膜を塗布
・溶融する。そうすると、従来よりも平坦化されて、且
つ、開口した電極窓の形状は良くなる。
つまり、本願発明はスピンオンガラス膜に燐または硼素
を含有させることで、該スピンオンガラス膜を加熱溶融
する温度を低下させ、半導体基板内に形成されたソー
ス、ドレイン層等の不純物層での不要な不純物拡散を防
止し、ジャンクションのシャロー化が可能となり、下層
配線の断線(マイグレーション)等の不都合を除去して
基板上の絶縁膜の凹凸の緩和が行ない得るようになる。
を含有させることで、該スピンオンガラス膜を加熱溶融
する温度を低下させ、半導体基板内に形成されたソー
ス、ドレイン層等の不純物層での不要な不純物拡散を防
止し、ジャンクションのシャロー化が可能となり、下層
配線の断線(マイグレーション)等の不都合を除去して
基板上の絶縁膜の凹凸の緩和が行ない得るようになる。
また、このスピンオンガラス膜に燐または硼素を含有さ
せた結果、CVD燐ガラス膜とのエッチングレートが近似
することになり、電極窓内の壁面に段差が発生し難く、
窓の開口が綺麗に仕上がるようになる。
せた結果、CVD燐ガラス膜とのエッチングレートが近似
することになり、電極窓内の壁面に段差が発生し難く、
窓の開口が綺麗に仕上がるようになる。
そのため、電極窓内に作り付けられる配線層に局所的に
薄膜化が生じることが無くなり、配線層が電極窓に良好
に被着形成でき、配線層の断線が防止できるようにな
る。
薄膜化が生じることが無くなり、配線層が電極窓に良好
に被着形成でき、配線層の断線が防止できるようにな
る。
[実施例] 以下、図面を参照して実施例によつて詳細に説明する。
第1図(a)〜(e)は本発明にかかる形成方法の工程
順断面図を示している。
順断面図を示している。
第1図(a):半導体基板1上の多結晶シリコン膜から
なる電極2の上に、CVD法でPSG膜3(膜厚1〜1.5μ
m)を被覆し、その上に膜厚数百Åの薄いSi3N4膜10を
同じくCVD法で被着する。CVD法で被着すると、被覆性
(カバーレイジ)が良いから、凹部や凸部側面にも十分
に被着する。
なる電極2の上に、CVD法でPSG膜3(膜厚1〜1.5μ
m)を被覆し、その上に膜厚数百Åの薄いSi3N4膜10を
同じくCVD法で被着する。CVD法で被着すると、被覆性
(カバーレイジ)が良いから、凹部や凸部側面にも十分
に被着する。
第1図(b):その上に、燐または硼素を含有させたSO
G膜11を平坦化するまで塗布し、更に、約900℃でメルト
(溶解)して平坦化する。この燐または硼素の含有は酸
化燐(P2O5)や酸化硼素(B2O3)の形で含有させ、その
含有量はメルト後で約4重量%程度になるようにする。
且つ、SOG膜は燐または硼素を含有するから溶融点が低
下して、上記のようなメルトが可能になる。従つて、メ
ルトすると表面が滑らかになつて一層平坦化される。
尚、Si3N4膜10はSOG膜11のメルトによつて燐または硼素
が基板1に拡散してIC素子の特性に悪影響を与えること
がないようにするためののストッパー膜である。
G膜11を平坦化するまで塗布し、更に、約900℃でメルト
(溶解)して平坦化する。この燐または硼素の含有は酸
化燐(P2O5)や酸化硼素(B2O3)の形で含有させ、その
含有量はメルト後で約4重量%程度になるようにする。
且つ、SOG膜は燐または硼素を含有するから溶融点が低
下して、上記のようなメルトが可能になる。従つて、メ
ルトすると表面が滑らかになつて一層平坦化される。
尚、Si3N4膜10はSOG膜11のメルトによつて燐または硼素
が基板1に拡散してIC素子の特性に悪影響を与えること
がないようにするためののストッパー膜である。
第1図(c):次いで、電極窓を開口するためのレジス
ト膜12を、フォトプロセスによつて形成する。
ト膜12を、フォトプロセスによつて形成する。
第1図(d):そのレジスト膜12をマスクにして、CF4
+O2の混合ガスを用いたリアクティブイオンエッチ法
(RIE)によつて異方性エッチングして、電極窓15を開
口する。そうすると、PSG膜3とSOG膜11は同様の燐また
は硼素を含んでいるから、SOG膜11とPSG膜3とのエッチ
ング比がほぼ同一になつて、精度良く開口され、むしろ
上方が開いたテーパー形に形成される。且つ、Si3N4膜1
0は薄層のために同時に除去される。
+O2の混合ガスを用いたリアクティブイオンエッチ法
(RIE)によつて異方性エッチングして、電極窓15を開
口する。そうすると、PSG膜3とSOG膜11は同様の燐また
は硼素を含んでいるから、SOG膜11とPSG膜3とのエッチ
ング比がほぼ同一になつて、精度良く開口され、むしろ
上方が開いたテーパー形に形成される。且つ、Si3N4膜1
0は薄層のために同時に除去される。
第1図(e):次いで、レジスト膜12を除去し、電極窓
15にアルミニウム膜13をスパッタ法で被着すると、アル
ミニウム膜13は全面が切れのない状態で電極窓の内部に
被着して、断線の恐れの少ない形状になり、配線の信頼
性が向上する。
15にアルミニウム膜13をスパッタ法で被着すると、アル
ミニウム膜13は全面が切れのない状態で電極窓の内部に
被着して、断線の恐れの少ない形状になり、配線の信頼
性が向上する。
且つ、SOG膜11はメルトによつて上面が一層平坦化され
ており、しかも、メルトによる高温処理はSOG膜の中の
有機残留物を完全に飛散させる効果があり、一層高品質
な絶縁膜が得られる。
ており、しかも、メルトによる高温処理はSOG膜の中の
有機残留物を完全に飛散させる効果があり、一層高品質
な絶縁膜が得られる。
[発明の効果] 従つて、上記の説明から明らかなように、本発明によれ
ば絶縁膜の表面は一層平坦化され、且つ、断線の必要の
少ない形状の電極配線が形成されて、ICの品質向上に寄
与するものである。
ば絶縁膜の表面は一層平坦化され、且つ、断線の必要の
少ない形状の電極配線が形成されて、ICの品質向上に寄
与するものである。
【図面の簡単な説明】 第1図(a)〜(e)は本発明にかかる形成方法の工程
順断面図、 第2図は従来の平坦化絶縁膜の断面図である。 図において、 1は半導体基板、2は電極、 3はPSG膜、4はSOG膜、 5,15は電極、10はSi3N4膜、 11は燐または硼素を含有したSOG膜、 12はレジスト膜、13はアルミニウム膜 を示している。
順断面図、 第2図は従来の平坦化絶縁膜の断面図である。 図において、 1は半導体基板、2は電極、 3はPSG膜、4はSOG膜、 5,15は電極、10はSi3N4膜、 11は燐または硼素を含有したSOG膜、 12はレジスト膜、13はアルミニウム膜 を示している。
フロントページの続き (72)発明者 百瀬 孝昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松田 嘉博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−128642(JP,A) 特開 昭58−12340(JP,A)
Claims (1)
- 【請求項1】パターニング形成した電極配線を覆うよう
に、化学気相成長(CVD)燐ガラス膜を被覆する工程
と、 次いで、該CVD燐ガラス膜上にCVD窒化シリコン膜を被着
形成する工程と、 次いで、該CVD窒化シリコン膜表面に、燐または硼素を
含有させたスピンオンガラス膜を塗布する工程と、 次いで、前記スピンオンガラス膜を加熱溶融して該スピ
ンオンガラス膜の表面を滑らかにする工程と、 次いで、該スピンオンガラス膜の表面に、底部に前記電
極配線が露出するように、電極窓を開口する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271481A JPH0744217B2 (ja) | 1986-11-13 | 1986-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271481A JPH0744217B2 (ja) | 1986-11-13 | 1986-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124448A JPS63124448A (ja) | 1988-05-27 |
| JPH0744217B2 true JPH0744217B2 (ja) | 1995-05-15 |
Family
ID=17500643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271481A Expired - Lifetime JPH0744217B2 (ja) | 1986-11-13 | 1986-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744217B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812340A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体装置の製造方法 |
| JPS60128642A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-11-13 JP JP61271481A patent/JPH0744217B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63124448A (ja) | 1988-05-27 |
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