JPH0756942B2 - アナログ―デジタルコンバータのためのデルタ―シグマ変調器 - Google Patents

アナログ―デジタルコンバータのためのデルタ―シグマ変調器

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JPH0756942B2
JPH0756942B2 JP1264823A JP26482389A JPH0756942B2 JP H0756942 B2 JPH0756942 B2 JP H0756942B2 JP 1264823 A JP1264823 A JP 1264823A JP 26482389 A JP26482389 A JP 26482389A JP H0756942 B2 JPH0756942 B2 JP H0756942B2
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delta
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アドリアン・ブルース・アーリー
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クリスタル・セミコンダクター・コーポレーション
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログ−デジタルコンバータのためのデルタ
−シグマ変調器に関し、さらに詳細には、アナログ−デ
ジタルコンバータのための、補償型スイッチトキャパシ
タを備えたデルタ−シグマ変調器に関する。
（従来の技術） アナログ−デジタルコンバータの精度を上げようとする
と、識別が必要なほとんど等しい入力電圧間の差が非常
に小さくなるため材料加工及び回路設計を如何に行なう
かが大きな問題となる。また、従来型アナログ−デジタ
ルコンバータの直線性についてユーザーの要求が益々厳
しくなっている。これらの要求及び仕様を満足させるた
めには、材料加工と回路計画をともに厳密に制御して所
望の直線性を得るようにする必要がある。
非直線性の原因となる１つの素子として、アナログ−デ
ジタルコンバータのスイッチトキャパシタ型アナログ変
調器に用いるキャパシタがある。このキャパシタは通
常、入力電圧レベルに充電された後電荷を積分器或いは
比較回路の入力に再分配することによって入力電圧のサ
ンプリングをするために用いられる。しかしながら、入
力電圧が変化すると、容量値が変化して、アナログ−デ
ジタルコンバータに固有の非直線性が生じる。高精度の
アナログ−デジタルコンバータにとっては、これは問題
となる可能性がある。
キャパシタの極板−誘電体間の界面の電荷は印加電圧に
よって変調を受ける。極板の種類によっては、その体積
と電荷密度が有限であるため、極板−誘電体の界面のい
ずれか或いは両方に幅が電圧により変化する空乏領域が
生じる可能性がある。極板を製造する材料の種類によ
り、この空乏領域がキャパシタの電圧特性にかなりの悪
影響を及ぼすことがある。例えば、２つの多結晶シリコ
ンプレート間に二酸化シリコンの誘電体を介在させたキ
ャパシタでは、極板のドーピングにかなりの差がある場
合容量値の変動がかなりのものとなる。
普通、集積回路に組み込まれるタイプの金属・酸化物・
シリコン（MOS）型またはシリコン・酸化物・シリコン
（SOS）型キャパシタでは、公称容量値とある電圧イン
ターバルに亘る容量値の変化率とによりキャパシタの仕
様を決める。これは容量値の電圧係数として定義され、
ある直流電圧における単位電圧当りの容量値の変化率を
表わす。MOS或いはSOS型キャパシタの容量値は酸化物と
空間電荷の容量が直列に接続されたものとして与えられ
る。例えば、金属−酸化物−シリコンインターフェース
を持つキャパシタでは、シリコンに形成される空乏領域
による空間電荷の容量がただ１つあるに過ぎない。しか
しながら、多結晶シリコン−酸化物−多結晶シリコン型
キャパシタ（SOS）では、酸化物の両側にある空乏領域
が、電圧によって変化する。MOS型キャパシタの容量値
と印加電圧係数との関係はJ.L.McCreary.“Matching Pr
operties and Voltage and Temperature Dependence of
MOS Capacitors"、IEEE J.of Solid State Circuits、
Vol.SC16、No.6（December 1981）、pages 608-615に記
載されている。
McCrearyでは、多結晶シリコン−酸化物−多結晶シリコ
ン型或いは多結晶シリコン−酸化物−シリコン型キャパ
シタのドーピング濃度がほぼ等しい場合電圧係数が部分
的に相殺されることが注目される。しかしながら、シリ
コン界面が１つのMOS型キャパシタ或いはシリコン海面
が２つのSOS型キャパシタでは、材料加工のばらつきに
よりドーピングが不均一になって電圧係数が依然として
かなりのものとなる。これは、材料加工のばらつきによ
り２つの極板のシリコン−酸化物界面のところのドーピ
ングレベルが異なり、またドーピング濃度の勾配が生じ
てその界面におけるドーパントのレベルが相違する多結
晶シリコン−酸化物−多結晶シリコン型キャパシタでも
同じことが言える。このようなドーピングレベルは空乏
領域の大きさ、従って電圧係数にかなりの影響を及ぼ
す。これは、１次の電圧係数が相殺されるのは多結晶シ
リコン−酸化物−多結晶シリコン型或いは多結晶シリコ
ン−酸化物−シリコン型キャパシタの２つの極板のドー
ピング・プロフィールが本質的に同一であるときに限ら
れるため、デルタ−シグマ型アナログ変調器の入力用ス
イッチトキャパシタを製造する際問題となる。と言うの
は、実際の材料加工については、これらのドーピング・
プロフィールが異なるものとなるからである。
本明細書に開示した本発明は、２つの有極キャパシタよ
り成る、低い電圧係数のスイッチトキャパシタを備え
た、アナログ−デジタルコンバータのためのデルタ−シ
グマ変調器に関する。有極（polarized）は、上述したS
OS型キャパシタの場合２つの極板のシリコン−酸化物界
面のドーピング・プロフィールが材料加工のばらつき等
のため本質的に同一でないことにより生じる。スイッチ
トキャパシタの各有極キャパシタは第１の下部電極と、
第２の下部電極とを有し、第１の下部電極の上方に第１
の上部電極が、第２の下部電極の上方に第２の上部電極
が位置する。第１の下部電極と第１の上部電極の間には
第１のキャパシタ誘電体層が位置し、第２の上部電極と
第２の下部電極の間には第２のキャパシタ誘電体層が位
置する。少なくとも第１及び第２の下部電極或いは第１
及び第２の上部電極が半導体系材料により形成され、半
導体系材料としては多結晶シリコンが考えられる。第１
及び第２の下部電極は実質的に同一であり、また第１及
び第２の上部電極も実質的に同一である。第１の下部電
極を第２の上部電極に接続する第１の端子手段と、第１
の上部電極を第２の下部電極に接続する第２の端子手段
が設けられる。これにより反対極性のキャパシタが並列
に接続される。これを逆並列接続と呼ぶ。
本発明の別の実施例では、２つの有極キャパシタが、第
１及び第２の上部電極が相互接続手段を介して接続する
ことにより直列に接続され、第１の下部電極と第２の下
部電極に設けた端子手段によりキャパシタの第１及び第
２の端子が形成される。これを逆直列と呼ぶ。
本発明のさらに別の実施例では、上部及び下部電極が共
に多結晶シリコンにより形成される。第１及び第２の下
部電極は多結晶シリコンの共通層により形成され、また
第１及び第２の上部電極が多結晶シリコンの共通層によ
り形成される。シリコン基板の上に酸化物隔離層が形成
される、第１及び第２の下部電極が酸化物隔離層の上部
表面上に形成される。
本発明のさらに別の実施例では、少なくとも１つの積分
段と、スイッチトキャパシタ入力サンプリング回路とを
有する、アナログ−デジタルコンバータのためのデルタ
−シグマ変調器であって、スイッチトキャパシタ入力サ
ンプリング回路が、第１の充電／電荷再分配サイクルに
亘り動作し且つ第１及び第２の端子が第１の極性を持つ
ように接続されたキャパシタンスMXの第１のスイッチト
キャパシタを有する第１の充電−電荷再分配回路と、第
２の充電／電荷再分配サイクルに亘って動作し且つ第１
及び第２の端子が第１の極性とは反対の第２の極性を持
つように接続されたキャパシタンスNXの第２のスイッチ
トキャパシタを有する第２の充電／電荷再分配回路とを
有し、第１及び第２の充電／電荷再分配回路の各々が、
第１及び第２の充電／電荷再分配サイクルの中の充電サ
イクルの間第１及び第２のスイッチトキャパシタのうち
の関連のスイッチトキャパシタの第１の端子を入力電圧
に、またその第２の端子を基準電圧に接続する第１のス
イッチング回路と、第１及び第２の充電／電荷再分配サ
イクルの中の電荷再分配サイクルの間第１及び第２のス
イッチトキャパシタのうちの関連のスイッチトキャパシ
タの第２の端子を少なくとも１つの積分段の入力である
デルタ−シグマ変調器の入力に、またその第１の端子を
基準電圧に接続する第２のスイッチング回路とよりな
り、さらに、デルタ−シグマ変調器を制御し、第１の充
電／電荷再分配サイクルがＮ回生じる同じ時間の間に第
２の充電／電荷再分配サイクルにおいてＭ個のサンプル
が得られるように第１及び第２の充電／電荷再分配回路
の第１及び第２のスイッチング回路を制御する信号を発
生するクロック手段を具備することを特徴とするデルタ
−シグマ変調器が提供される。
以下、添付図面を参照して本発明をその実施例につき詳
細に説明する。
（実施例） 第１図はSOS型キャパシタの横断面図を示す。キャパシ
タは多結晶シリコンの上部極板10と同じく多結晶シリコ
ンの下部極板12とよりなる。多結晶シリコンの極板10及
び12は二酸化シリコンの層14より分離されている。下部
極板12がフィールド酸化物層16の頂部に位置し、このフ
ィールド酸化物はシリコン基板18の頂部に形成されてい
る。
第１図のSOS型キャパシタの製造にあたり、フィールド
酸化物層16が最初に従来の技術により基板上に成長され
る。その後、基板上に多結晶シリコンの密着層が付着さ
れ、その後エッチングにより下部極板12となる、この多
結晶シリコン層は付着されながらコンダクタンスを増加
するためにさらにドーピングを受けるかまたは付着後Ｎ
型またはＰ型の不純物打込みにより導電性が増加する。
下部極板12の形成後、基板上に容量性酸化物層14の一部
を形成する二酸化シリコンの薄い層の付着あるいは成長
が行なわれる。その後、第２の多結晶シリコン密着層が
基板上に付着され、エッチングされた後上部極板10とな
る。基板上に第２の多結晶シリコン層を形成するにあた
り、ドーパント不純物が含まれたものを付着させるか或
いは不純物を後で打込んでコンダクタンスを増加させ
る。
上部極板10の下部表面上のシリコン−酸化物界面24には
空乏領域が形成され、また下部極板12の上部表面上のシ
リコン−酸化物界面には空乏領域26が形成される。端子
20及び22により上部極板10と下部極板12にそれぞれ電圧
が印加されると、これらの空乏領域の幅が電圧に依存す
る極板の電荷により変調される。上部極板と下部極板の
ドーピングがマッチされていると、１つの極板の空乏領
域の幅の増加がもう一方の極板の空乏領域の幅のほぼ等
しい減少により補償される。ドーパントレベルは上部極
板10と下部極板12において最初等しいように設計される
が、種々の材料加工ステップを経るとばらつきが幾分生
じる。例えば、酸化物層14と上部極板10を形成する工程
により下部極板12の上部表面に隣接するドーパントのプ
ロフィールが上部極10の下部表面上におけるドーパント
のプロフィールに対して変化する。このため界面24及び
26において空乏領域が相違し、有極キャパシタとなる。
後で説明するように、これにより電圧係数の非直線性が
生じる。
所与の容量に対する電圧係数の寄与とは無関係に、容量
は常にテイラー級数展開により表現することができる。
Ｃ＝C0＋αＶ＋βV2‥ （１） 上式より、１次、２次、３次等種々の係数が存在し、１
次の係数αが普通優勢な係数であることがわかる。直線
性のあるキャパシタを製作するためには、これらの係数
をゼロに減少するか或いは相殺させる必要がある。
本発明の一実施例によれば、奇数次の係数、特に１次の
係数が相殺される。上式（１）から明らかなように、２
つのキャパシタを一方に負の電圧がまた他方に正の電圧
がかかるように並列に接続すると奇数次の非直線性に対
応する奇数次の係数が相殺される。この構成を第２図に
示す。第２図において、第１のキャパシタ28は上部極板
及び下部極板を有し、第２のキャパシタ30が上部極板及
び下部極板を備える。キャパシタ28の上部極板はノード
32においてキャパシタ30の下部極板に接続され、またキ
ャパシタ28の下部極板はノード34においてキャパシタ30
の上部極板に接続されている。キャパシタ28及び30は共
にX/2の容量値を有する。この結果全容量値はＸとな
る。このように構成すると、２つの容量値とそれらの電
圧の非直線性が加算されて以下のようになる。
上式より、奇数次の非直線性が相殺されるため優勢な非
直線性である１次の非直線性が相殺されて偶数次の非直
線性だけが残る。
第３図は、第１のキャパシタ36と第２のキャパシタ38を
逆直列に接続した別の構成を示す。これらのキャパシタ
はキャパシタ36の上部極板がキャパシタ38の上部極板に
接続される逆直列の構成を有し、これらのキャパシタは
それぞれ2Xの値を有する。この結果全容量値はＸとな
る。この関係は以下の通りである。
以上より、合成した式のうちの偶数項だけが有効である
ことがわかる。あるいは、全容量値の逆数を２つの逆直
列キャパシタのテイラー級数に展開した容量値の逆数の
和から求めることができる。
1/C＝Ｄ＝（D0＋aV＋bV2＋cV3＋dC4…） ＋（D0＋ａ（−Ｖ）＋ｂ（−Ｖ）2＋ｃ（−Ｖ）3＋ｄ
（−Ｖ）4＋…） ＝２（D0＋bV2＋dV4＋…） ここで、奇数次のインピーダンス（アドミッタンス項で
はなく）が相殺される。これらの式は全ての誤差項が小
さいが存在する場合、非直線性が負補償値から顕著に減
少することを示唆している。
第４図は、逆並列接続のキャパシタを用いる好ましい実
施例を示す。キャパシタは基板40上に形成され、その上
にフィールド酸化物42の層が成長される。多結晶シリコ
ンの第１の層が基板上に付着され、２つの下部電極44及
び46がパターン形成される。基板上には二酸化シリコン
の単一層が成長或いは付着されて、下部電極44及び46上
の２つのキャパシタ誘電体層48及び50となる。しかしな
がら、誘電体層48及び50は窒化シリコン或いは二酸化シ
リコンと窒化シリコンのサンドイッチ構造よりなるよう
に構成してもよい。キャパシタ誘電体層48及び50は別個
のものとして図示されているが、それらを同時に形成す
ることにより実質的に同一のものとすることができる。
キャパシタ誘電体層48及び50を形成してのち、第２の多
結晶シリコン層が基板上に付着され、キャパシタ誘電体
層48及び50上にそれぞれ上部電極52及び54としてパター
ン化される。第１図に関連して説明したように下部電極
44及び46は互いに本質的に同一のドーピングプロフィー
ルを有し、第２の多結晶シリコン層の上部電極52及び54
も互いに本質的に同一のドーピングプロフィールを有す
る。しかしながら、第１の多結晶シリコン層のドーピン
グプロフィールと第２の多結晶シリコン層のドーピング
プロフィールの間には非直線性を生ぜしめるに十分な違
いが存在する。これは通常遭遇する問題であり材料加工
条件を厳密に制御することによってのみ同一のドーパン
トプロフィールを得ることができる。
SOS型キャパシタを形成したのち、基板上にインターレ
ベル酸化物層を形成し（図示せず）その後接点用のウィ
ンドーを開口させて金属或いは他の接点材料の層を基板
上に付着させ、その下の層と接触させる。接点56が下部
電極44に、また接点58がもう一方のキャパシタの上部電
極54に形成される。これら２つの接点56及び58は電気的
接続部として示した上部金属或いは他の導電ライン60に
より相互接続される。しかしながら、この接続は別個の
層により形成されることに注意されたい。
接点62は下部電極46に、また接点64はもう一方のキャパ
シタの上部電極52に形成される。これらの接点62及び64
は導電ライン60と同様な導電ライン66により相互接続さ
れる。導電ライン60及び66は同じ上部レベル金属にパタ
ーン化されたものである。これにより第２図に示した電
気的回路構造が提供され、奇数次の非直線性が補償され
る。これは、下部電極44と下部電極46のドーパントプロ
フィールが本質的に同一であると共に上部電極52と上部
電極54のドーパントプロフィールが同様に本質的に同一
であることによる。従って、奇数次の電圧非直線性は本
質的に同一であり、この非直線性がこの構成によって相
殺される。さらに、２つのキャパシタは共に大きさが半
分であるため面積の増加が最小限に抑えられる。
第５図は、MOS型またはSOS型キャパシタのQV特性を示す
電荷対電圧をプロットしたものである。理想的な状態の
もとでは、キャパシタの非直線性はゼロであり電荷が点
線で示す理想的な線68に沿う。しかしながら、MOS型ま
たはSOS型キャパシタはそれぞれ極板上のドーピングプ
ロフィールが僅かに異なるためQV曲線70が理想的な曲線
68からずれる。キャパシタを第２及び４図に示すように
電極がクロスするように逆並列接続すると、曲線72が得
られる。曲線72は２次の容量βV2に電圧Ｖが乗算されて
３次の式になるためほぼ３次の形状を有する。これは予
想されるものであり、曲線72の非直線性は直線70から顕
著に減少している。
第６図はアナログ−デジタルコンバータのブロック図で
ある。アナログ−デジタルコンバータはデルタ−シグマ
変調器またデルタ−シグマ型アナログ変調器（以下、ア
ナログ変調器と呼ぶ）74よりなり、この変調器はアナロ
グ入力電圧VINを時間平均振幅がアナログ入力電圧に比
例する出力パルス列に変換するように動作する。アナロ
グ変調器74の出力は、望ましくない信号及びノイズをフ
ィルターしてデジタルバス78上でフィルタされた出力を
与えるためにデジタルフィルタ76に入力される。
アナログ変調器74はアナログ入力電圧VINを受けてそれ
をフィードバックライン82上のフィードバック信号に加
算する加算点80を有する。加算点80の出力は積分器84に
入力される。積分器の出力はアナログ−デジタルコンバ
ータ（ADC）86の入力であり、その出力はデジタルパル
スの出力を与える。ADC86の出力はデジタル−アナログ
コンバータ（DAC）88の入力に接続され、その出力がフ
ィードバックライン82となる。積分器84、ADC86及びDAC
88へのクロック入力はサンプリング周波数FSで動作する
サンプリングクロック回路90の出力に接続されている。
アナログ変調器74はアナログ入力をオーバーサンプリン
グして低い分解能のデジタル出力を発生するように動作
する。普通、ADC86及びDAC88は１ビットの分解能を有
し、ADC86は比較器により構成され、DAC88はプラスまた
はマイナスのフルスケールの２つの電圧のうちのただ一
方だけをフィードバックする。DAC88はただ２つの出力
レベルを有するため本質的に直線性を有する。変調器全
体の直線性は主として積分器84の非直線性及びサンプリ
ングキャパシタ及び適当なスイッチング回路を含む加算
点80の直線性による制約を受ける。
第７図は第６図のアナログ変調器74の詳細なブロック図
である。積分器はフィードバックキャパシタ94（CFB）
が出力と反転入力の間に接続された差動増幅器92よりな
る。その非反転入力は単純化のためアースとして表示さ
れた基準電圧に接続されている。積分器84はまたスイッ
チトキャパシタ96よりなるサンプル／ホールド回路を有
する。スイッチトキャパシタ96は点線のブロック内にキ
ャパシタのシンボルを持つように表示されている。この
キャパシタは第２図または第３図のように構成すること
ができる。スイッチトキャパシタ96の一端はスイッチ98
に接続され、もう一端はスイッチ100の一方の側に接続
されている。スイッチ98はキャパシタ96の入力側をVIN
アナログ入力信号を接続するように動作可能であり、ま
たスイッチ100はキャパシタ96の増幅器側を差動増幅器9
2の反転入力に接続するように動作可能である。キャパ
シタ96の入力側はスイッチ102の一方の側に接続され、
スイッチ102はキャパシタ96のアナログ入力側をアース
に選択的に接続するように動作可能である。キャパシタ
96の増幅器側はスイッチ104の一方の側に接続され、ス
イッチ104はキャパシタ96の増幅器側をアースに接続す
るように動作可能である。スイッチ98と104はサンプル
クロック信号φ1の発生に応答して閉じるように動作可
能であり、またスイッチ102及び100はサンプルクロック
信号φ2の発生に応答して閉じるように動作可能であ
る。φ1が発生されると、スイッチ104が閉じてキャパシ
タ96の増幅器側をアースにまたスイッチ98が閉じてアナ
ログ入力電圧をキャパシタ96のアナログ入力側に接続す
る。その結果サンプル動作によりキャパシタ96にかかる
アナログ電圧がサンプリングされる。その後、スイッチ
98及び104が開き、φ2の間スイッチ100が閉じスイッチ1
02も閉じて差動増幅器92の反転入力にアナログ入力電圧
が電荷再分配動作により印加される。従って、キャパシ
タ96はサンプル動作のあと電荷再分配動作をするように
スイッチングされる。
第８図は差動増幅器92の入力のスイッチトキャパシタ96
の別の実施例を示す。単一のスイッチトキャパシタ106
が示され、これはスイッチ108を介して入力電圧VINに、
またスイッチ110を介して差動増幅器92の反転入力に接
続される。同様に、キャパシタ106のもう一方の側はス
イッチ112を介して差動増幅器92の反転入力に、またス
イッチ114を介して電圧VINに接続可能である。スイッチ
108及び110に接続されるキャパシタ106の一方の側はス
イッチ116を介してアースに接続され、またキャパシタ1
06のもう一方の側はスイッチ118を介してアースに接続
されている。
これらのスイッチは順方向モード或いは逆方向モードで
動作する。順方向モードではスイッチトキャパシタ106
の一方の側がサンプルされる入力電圧を、他方の側が電
荷を差動増幅器92の反転入力に再分配するように動作さ
れる。逆方向モードではキャパシタ106の端子が逆に接
続されて、キャパシタのもう一方の端子が入力電圧VIN
を受信し電荷が反対の端子から再分配される。このよう
に、順方向における誤差が逆方向における反対方向で等
量のエラーにより相殺され、積分器84が奇数次の電圧非
直線性を本質的に除いた時間平均出力を与える。
サンプルクロック回路90は順方向モードで２つのクロッ
ク信号φ1及びφ2を、また逆方向モードで２つのクロッ
ク信号φ1S及びφ2Sを出力する。順方向モードではφ1
がスイッチ108及び118を、またφ2がスイッチ112及び11
6を制御する。従ってスイッチ108及び118はサンプリン
グモードで閉じてキャパシタを充電し、スイッチ112及
び116は電荷再分配モードで閉じて電荷を差動増幅器92
の反転入力に送る。逆方向モードでは、φ1Sがサンプリ
ングまたは充電作用を行なうようにスイッチ114及び116
に加えられ、クロックφ2Sがスイッチ110及び118を制御
して電荷再分配動作を行なわせる。従って、充電動作で
はスイッチ114及びスイッチ116が閉じられ、電荷再分配
動作ではスイッチ110及び118が閉じられる。
第９図は、差動増幅器92の入力に接続されたスイッチン
グ回路の別の実施例を示す。スイッチング回路は２つの
スイッチトキャパシタ、即ち容量値MC0のキャパシタ120
と容量値NC0のキャパシタ122を有する。キャパシタ120
及び122にはそれらが互いに逆方向の極性を持つことを
示すために＋の記号が付されている。極性を示す下部及
び上部極板のうち上部極板に＋の記号が付されている。
キャパシタ122の＋側はスイッチ124を介して電圧VINに
スイッチング可能に接続され、スイッチ124はφ1クロッ
ク信号により制御される。キャパシタ122の＋側はまた
スイッチ126によりアースにスイッチング可能に接続さ
れ、スイッチ126はφ2クロック信号により制御される。
キャパシタ122の−側極板はスイッチ128を介して差動増
幅器92の反転入力にスイッチング可能に接続され、スイ
ッチ128はクロック信号φ2により制御される。キャパシ
タ122の−側はまたスイッチ130を介してアースに接続さ
れ、スイッチ130はクロック信号φ1により制御される。
充電動作時、スイッチ124及び130がクロック信号φ1の
発生に応答して閉じる。電荷再分配動作では、スイッチ
124及び130が開放状態にあり、スイッチ126及び128がク
ロック信号φ2の発生に応答して閉じる。
キャパシタ120の−側極板はスイッチ132を介してVINに
スイッチング可能に接続され、スイッチ132はクロック
信号φ3により制御される。キャパシタ120の−側極板は
またスイッチ134を介してアースにスイッチング可能に
接続され、スイッチ134はクロック信号φ4により制御さ
れる。キャパシタ120の＋側極板はスイッチ136を介して
差動増幅器92の反転入力にスイッチング可能に接続さ
れ、スイッチ136はクロック信号φ4より制御される。キ
ャパシタ120の＋側の極板もまたスイッチ138を介してス
イッチング可能に接続され、スイッチ138はクロック信
号φ3により制御される。
充電動作時、スイッチ132及び138がクロック信号φ3の
発生に応答して閉じる。電荷再分配動作では、スイッチ
132及び138が開いた状態で、スイッチ134及び136がクロ
ック信号φ4の発生に応答して閉じる。
クロック信号φ1及びφ2は１つの充電／電荷再分配サイ
クルの間発生され、次いで、次の充電−電荷再分配サイ
クルでクロック信号φ3及びφ4が発生される。クロック
信号φ1、φ2、φ3、φ4は全てfsクロック回路90により
発生される。しかしながら、クロックサイクルφ1／φ2
の充電／電荷再分配サイクルはφ3／φ4の電荷／電荷再
分配サイクルのＮサイクルごとにＭ回作動される。これ
により２つのキャパシタにおいてサンプルされる電荷の
公称時間平均値が等しくなり、前述した奇数次の係数が
相殺される。このデューティーサイクルによりキャパシ
タ120の奇数次の電圧係数がキャパシタ122の奇数次の電
圧係数により相殺される。
第10a-10d図は、デジタル−アナログコンバータ（DAC）
を有するスイッチトキャパシタ構成を用いた別の実施例
を示す。この実施例はスイッチトキャパシタの容量の電
圧係数の大部分を補償するという主な目的を有し、出力
電圧が出力増幅器の出入力間につながれたフィードバッ
クキャパシタ上の全電荷を求めるために２つの基準（１
つはアースでありうる）のいずれかにスイッチングされ
る加重キャパシタを用いることにより得られる。このフ
ィードバックキャパシタは入力アレーからの別個のキャ
パシタであるか或いは電荷を得るために用いられるアレ
ーであるが異なる（電荷再分配）時間に用いられるアレ
ーでありうる。
第10a図を参照して、キャパシタ・デジタル−アナログ
コンバータ（CDAC）をブロック144で示す。その入力は
基準電圧とアースに接続されている。CDAC144の出力は
加算接続点146であり、これは差動増幅器148の反転入力
に接続されている。その＋側の入力はアースに接続され
ている。出力は出力ノード150に接続されている。２つ
のキャパシタ152及び154がノード146と150の間において
互いに逆極性の逆並列関係に接続されて差動増幅器148
のフィードバック回路を形成する。これは入力アレーCD
AC144のキャパシタとは別のキャパシタを表わす。スイ
ッチ156がノード146と150の間に設けられてクロック信
号φ1により制御される。動作について説明すると、ス
イッチ158が電荷取得或いはサンプル時に閉じられて加
算点146を出力ノード150に短絡する。サンプル時CADC14
4の内部のキャパシタが１つの基準電圧にトグルされ
る。電荷再分配時、スイッチ156は開いた状態にあり、C
DAC144内部のキャパシタもまたトグルされる。
第10b図の別の例では、CDACアレーを用いて電荷を取得
すると共に電荷再分配モード時再分配キャパシタとして
働かせる。この構成では、キャパシタ152及び154が省略
されており出力ノード150が一対のスイッチ158、160の
一方の側への入力となる。スイッチ158の他方の側はCDA
C144の基準入力の一方に接続され、スイッチ160の他方
の側はCDAC144の入力の他方の側に接続される。スイッ
チ158及び160は電荷再分配動作時に作動するクロック信
号φ1より制御される。スイッチ159及び161は２つの基
準入力と基準電圧の間に接続され、サンプル動作時クロ
ック信号φ1により制御される。
第10c図はキャパシタ・アレー144の概略図である。この
アレーは一方の極板が加算点146に接続された種々の大
きさの複数のキャパシタよりなる。これらのキャパシタ
は加重キャパシタと１つのダミーキャパシタ160であ
り、１つのダミーキャパシタ160が容量値Ｃを有し、加
重キャパシタの１つも容量値Ｃを有して参照番号162を
付されている。残りのキャパシタは二進加重値を有す
る。キャパシタのもう一方の極板はスイッチ164の一方
の側に接続され、このスイッチはキャパシタの他方の側
を基準電圧VREF或いはアースに接続するように働く、CD
ACアレー144のキャパシタの極板は最初その１つの入力
基準電圧端子の電圧VREFかまたはもう一方の入力基準端
子のアース電位に接続される。CDAC144への入力デジタ
ル値がサンプル動作時における最初の設定を決める。電
荷再分配時極板はもう一方の基準電圧にスイッチされ
る。
第10a図の実施例において、電圧係数を補償する必要の
ある重要なキャパシタはフィードバックキャパシタであ
る。この構成では、電荷対電圧曲線上のただ２つの点だ
けをCDACアレーの各キャパシタについて利用する。従っ
て、これらのキャパシタの電圧係数の非直線性により回
路に伝達関数の実質的な非曲線性が生じることはない。
しかしながら、フィードバックキャパシタ上の所与の電
荷の増加によりその電圧に依存する電圧の変化が生じれ
ば、これは内在的な非直線性となる。この非直線性のテ
イラー展開の奇数項は、２つの大きさが半分のキャパシ
タを逆並列に接続するか或いは２つの大きさが倍のキャ
パシタを逆極性で直列に接続してフィードバックキャパ
シタを形成することにより補償することが可能である。
第10b図の構成では、CDACキャパシタの電圧係数により
電荷再分配時直線性エラーが生じる。このエラーの奇数
項を補償する好ましい実施例ではアレーの各個別のキャ
パシタとして逆並列のキャパシタを用いる。
電圧出力DACを行なうための別の方法を第10d図に示す。
この構成では、複数のスイッチトキャパシタ回路168が
加算点146と基準電圧の間に接続されている。スイッチ
トキャパシタは２つの基準電圧VREFの一方とアースの間
でスイッチングされ、スイッチトキャパシタ回路の１つ
以上がこれら２つの基準値の間でスイッチングされる。
これらのスイッチング動作による電荷がスイッチトキャ
パシタ型積分器により積分される。従って、積分器の出
力電圧はスイッチトキャパシタの大きさと所与の期間に
亘るスイッチトキャパシタの使用頻度に依存する。スイ
ッチトキャパシタの電圧係数はもしそれらが常に同じ２
つの基準値の間でスイッチングされていれば問題ない。
しかしながら、積分器のキャパシタは入力のコードによ
り変化する出力電圧を有し、これが電圧係数による非直
線性を示す。この積分器キャパシタは、非直線性を最小
限に抑えるために本発明に従って逆並列或いは逆直列に
接続される。入力CDACが基準電圧がDACへの入力信号と
して変化する逓倍DACであれば、スイッチトキャパシタ
の電圧係数は重量であり、それらを補償する必要があ
る。
以上要約すれば、スイッチトキャパシタ型デルタ−シグ
マ変調器を有するアナログ−デジタルコンバータについ
て説明した。変調器のスイッチトキャパシタは非直線性
を補償する補償型キャパシタである。キャパシタは少な
くとも１つの極板が半導体材料により形成されたMOS型
またはSOS型キャパシタを用いて作られる。好ましい実
施例では、半分の大きさのキャパシタを２つ用いてそれ
らを逆並列に接続する。キャパシタは一方のキャパシタ
の上部極板が並列接続のキャパシタの下部極板に接続さ
れるように構成される。これにより奇数次の非直線性が
事実上相殺される。
本発明を好ましい実施例につき詳細に説明したが、頭書
した特許請求の範囲により確定される本発明の精神及び
範囲から逸脱することなく種々の変形例、設計変更等が
与えられるであろう。
【図面の簡単な説明】
第１図は、多結晶シリコン−酸化物−多結晶シリコンキ
ャパシタの横断面図である。 第２図は、第１図のキャパシタを逆並列に接続した構成
を示す概略図である。 第３図は第１図のキャパシタを逆直列に接続した構成を
示す。 第４図は、第２図の逆並列構成の横断面図である。 第５図は、不補償キャパシタと補償キャパシタの電荷−
電圧曲線を示す。 第６図は、本発明を用いるアナログ−デジタルコンバー
タのブロック図である。 第７図は、スイッチトキャパシタ入力を用いるアナログ
変調器のブロック図である。 第８図は、単一のキャパシタを用いるスイッチトキャパ
シタ入力の別の実施例を示す。 第９図は、アナログ変調器の入力のスイッチング回路の
別の実施例を示す。 第10a-10d図は、デジタル−アナログコンバータを用い
る別の実施例を示す。 10、12……多結晶シリコンの極板 14……二酸化シリコンの層 18……シリコン基板 74……デルタ−シグマ型アナログ変調器 76……デジタルフィルタ 84……積分器 96……スイッチトキャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/38 // Ｈ０３Ｈ 19/00 8842−5Ｊ (56)参考文献 特開 昭60−33739（ＪＰ，Ａ) 特開 昭62−260416（ＪＰ，Ａ) 特開 平１−309363（ＪＰ，Ａ) 実開 昭60−68662（ＪＰ，Ｕ) 米国特許5208597（ＪＰ，Ｕ) 米国特許4918454（ＪＰ，Ｕ) 英国特許2223879（ＧＢ，Ａ)

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つの積分段と、スイッチトキ
    ャパシタ入力サンプリング回路とを有する、アナログ−
    デジタルコンバータのためのデルタ−シグマ変調器であ
    って、 スイッチトキャパシタ入力サンプリング回路が、 第１及び第２の端子を有するスイッチトキャパシタと、 充電サイクルの間スイッチトキャパシタの第１の端子を
    入力電圧に、また第２の端子を基準電圧に接続する第１
    のスイッチング回路と、 電荷再分配サイクルの間スイッチトキャパシタの第２の
    端子を少なくとも１つの積分段の入力であるデルタ−シ
    グマ変調器の入力に、またスイッチトキャパシタの第１
    の端子を基準電圧に接続する第２のスイッチング回路
    と、 デルタ−シグマ変調器を制御し、第１及び第２のスイッ
    チング回路を充電サイクルまたは電荷再分配サイクルの
    いずれかで作動させるための制御信号を発生するクロッ
    ク手段とより成り、 スイッチトキャパシタが第１と第２の端子の間に逆並列
    または逆直列に接続された第１及び第２の有極キャパシ
    タより成ることを特徴とするデルタ−シグマ変調器。
  2. 【請求項２】スイッチトキャパシタが、 第１の下部電極と、 第２の下部電極と、 第１の下部電極の上方に位置する第１の上部電極と、 第２の下部電極の上方に位置する第２の上部電極と、 第１の下部電極と第１の上部電極の間に位置する第１の
    キャパシタ誘電体層と、 第２の下部電極と第２の上部電極の間に位置する第２の
    キャパシタ誘電体層と、 第１の下部電極を第２の上部電極に接続して第１の端子
    を形成する第１の端子手段と、 第１の上部電極と第２の下部電極とを接続して第２の端
    子を形成する第２の端子手段とよりなり、 少なくとも第１及び第２の下部電極または第１及び第２
    の上部電極が半導体材料により形成され、 第１及び第２の下部電極が実質的に同一であり、 第１及び第２の上部電極が実質的に同一であることを特
    徴とする請求項第（１）項に記載のデルタ−シグマ変調
    器。
  3. 【請求項３】第１及び第２の下部電極及び第１及び第２
    の上部電極が共に半導体材料により形成されていること
    を特徴とする請求項第（２）項に記載のデルタ−シグマ
    変調器。
  4. 【請求項４】半導体材料として、コンダクタンスを増加
    するために不純物をドープした多結晶シリコンが用いら
    れていることを特徴とする請求項第（２）項に記載のデ
    ルタ−シグマ変調器。
  5. 【請求項５】さらに、 シリコン基板と、 シリコン基板の表面上に位置する酸化物隔離層とを有
    し、 第１及び第２の下部電極は多結晶シリコンにより形成さ
    れて酸化物隔離層の上部表面上に位置し、また同一のパ
    ラメータを有するようにコンダクタンス増加のために導
    入された高レベルの不純物を有する多結晶シリコンの共
    通層により形成されていることを特徴とする請求項第
    （２）項に記載のデルタ−シグマ変調器。
  6. 【請求項６】第１及び第２のキャパシタ誘電体層は二酸
    化シリコンよりなることを特徴とする請求項第（２）項
    に記載のデルタ−シグマ変調器。
  7. 【請求項７】第１及び第２のキャパシタ誘電体層の少な
    くとも一部が窒化シリコンよりなることを特徴とする請
    求項第（２）項に記載のデルタ−シグマ変調器。
  8. 【請求項８】少なくとも１つの積分段と、スイッチトキ
    ャパシタ入力サンプリング回路とを有する、アナログ−
    デジタルコンバータのためのデルタ−シグマ変調器であ
    って、 スイッチトキャパシタ入力サンプリング回路が、 第１の充電／電荷再分配サイクルに亘り動作し且つ第１
    及び第２の端子が第１の極性を持つように接続されたキ
    ャパシタンスMXの第１のスイッチトキャパシタを有する
    第１の充電−電荷再分配回路と、 第２の充電／電荷再分配サイクルに亘って動作し且つ第
    １及び第２の端子が第１の極性とは反対の第２の極性を
    持つように接続されたキャパシタンスNXの第２のスイッ
    チトキャパシタを有する第２の充電／電荷再分配回路と
    を有し、 第１及び第２の充電／電荷再分配回路の各々が、 第１及び第２の充電／電荷再分配サイクルの中の充電サ
    イクルの間第１及び第２のスイッチトキャパシタのうち
    の関連のスイッチトキャパシタの第１の端子を入力電圧
    に、またその第２の端子を基準電圧に接続する第１のス
    イッチング回路と、 第１及び第２の充電／電荷再分配サイクルの中の電荷再
    分配サイクルの間第１及び第２のスイッチトキャパシタ
    のうちの関連のスイッチトキャパシタの第２の端子を少
    なくとも１つの積分段の入力であるデルタ−シグマ変調
    器の入力に、またその第１の端子を基準電圧に接続する
    第２のスイッチング回路とよりなり、 さらに、デルタ−シグマ変調器を制御し、第１の充電／
    電荷再分配サイクルがＮ回生じる同じ時間の間に第２の
    充電／電荷再分配サイクルにおいてＭ個のサンプルが得
    られるように第１及び第２の充電／電荷再分配回路の第
    １及び第２のスイッチング回路を制御する信号を発生す
    るクロック手段を具備することを特徴とするデルタ−シ
    グマ変調器。
  9. 【請求項９】第１及び第２のスイッチトキャパシタはそ
    れぞれ、 下部電極と、 下部電極の上方に位置する上部電極と、 下部電極と上部電極の間に位置するキャパシタ誘電体層
    とより成り、 上部及び下部電極の少なくとも１つが半導体材料により
    形成され、 第１及び第２のスイッチトキャパシタの下部電極が実質
    的に同一であり、 第１及び第２のスイッチトキャパシタの上部電極が実質
    的に同一であり、 第１の極性の第１のスイッチトキャパシタは充電サイク
    ルの間上部電極が入力電圧に接続され、第２の極性の第
    ２のスイッチトキャパシタは充電サイクルの間下部電極
    が入力電圧に接続されることを特徴とする請求項第
    （８）項に記載のデルタ−シグマ変調器。
  10. 【請求項１０】上部及び下部電極は共に半導体材料によ
    り形成されていることを特徴とする請求項第（９）項に
    記載のデルタ−シグマ変調器。
  11. 【請求項１１】半導体材料として、コンダクタンスを増
    加するために不純物をドープした多結晶シリコンが用い
    られていることを特徴とする請求項第（９）項に記載の
    デルタ−シグマ変調器。
  12. 【請求項１２】さらに、 シリコン基板と、 シリコン基板の表面上に位置する酸化物隔離層とを有
    し、 第１及び第２のスイッチトキャパシタの下部電極は多結
    晶シリコンにより形成されて酸化物隔離層の上部表面上
    に位置し、また同一のパラメータを有するようにコンダ
    クタンス増加のために導入された高レベルの不純物を有
    する多結晶シリコンの共通層により形成されていること
    を特徴とする請求項第（９）項記載のデルタ−シグマ変
    調器。
  13. 【請求項１３】第１及び第２のスイッチトキャパシタの
    キャパシタ誘電体層は二酸化シリコンよりなることを特
    徴とする請求項第（９）に記載のデルタ−シグマ変調
    器。
  14. 【請求項１４】第１及び第２のキャパシタ誘電体層の少
    なくとも一部が窒化シリコンよりなることを特徴とする
    請求項第（９）項に記載のデルタ−シグマ変調器。
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