JPH0766029B2 - スキャンインを行う論理装置 - Google Patents
スキャンインを行う論理装置Info
- Publication number
- JPH0766029B2 JPH0766029B2 JP58119033A JP11903383A JPH0766029B2 JP H0766029 B2 JPH0766029 B2 JP H0766029B2 JP 58119033 A JP58119033 A JP 58119033A JP 11903383 A JP11903383 A JP 11903383A JP H0766029 B2 JPH0766029 B2 JP H0766029B2
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- Japan
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- scan
- signal
- logic
- output
- circuit
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 （イ）発明の技術分野 本発明は、情報処理装置等のスキャンインを行う論理装
置に関する。
置に関する。
（ロ）技術の背景 多数の論理ゲートやラッチを使用した論理回路例えば電
子計算機が正常に動作するためには、それらの論理ゲー
ト，ラッチが正常に動作しなければならない。これらの
論理ゲート，ラッチはその数が厖大で、しかも今日にお
いては集積回路化されて構成されていることから、人手
による逐一のチェックの代りに、スキャンイン技法及び
スキャンアウト技法により、電子計算機のサービスプロ
セッサにより所定の論理ゲート，ラッチの状態を強制的
にセットしたり、論理ゲート，ラッチの状態を抽出して
CRT画面，プリンタ等に可視表示させて計算機等の診
断，動作確認等を行なっている。
子計算機が正常に動作するためには、それらの論理ゲー
ト，ラッチが正常に動作しなければならない。これらの
論理ゲート，ラッチはその数が厖大で、しかも今日にお
いては集積回路化されて構成されていることから、人手
による逐一のチェックの代りに、スキャンイン技法及び
スキャンアウト技法により、電子計算機のサービスプロ
セッサにより所定の論理ゲート，ラッチの状態を強制的
にセットしたり、論理ゲート，ラッチの状態を抽出して
CRT画面，プリンタ等に可視表示させて計算機等の診
断，動作確認等を行なっている。
しかしながら、従来のスキャンイン技法はこれに用いる
手段の性質上、ラッチのようにそのセット状態を保持し
ている型式のものについてのみ、その意図する目的を達
成し得るに過ぎないので、これを解決しうる技術手段の
開発が要望されている。
手段の性質上、ラッチのようにそのセット状態を保持し
ている型式のものについてのみ、その意図する目的を達
成し得るに過ぎないので、これを解決しうる技術手段の
開発が要望されている。
（ハ）従来技術と問題点 従来のスキャンアウト技法及びスキャンイン技法を、第
１図に示す電子計算機システムを参照して、説明する。
１図に示す電子計算機システムを参照して、説明する。
そのスキャンアウトにおいては、スキャンイン入力を
“0"にし、且つ所望のラッチａ若しくはｂ乃至論理回路
ｃ若しくはｄ（内部にラッチを含んで構成されるものも
ある。）の論理信号に割り当てられたスキャンアドレス
をデコーダｅに入力する。これにより、上記所望のラッ
チ乃至論理回路の論理信号出力に接続されたデコーダｅ
の出力線が“1"となって論理信号についてはアンドゲー
トｆ若しくはｇを経てオアゲートｉを経てスキャンアウ
トされる。
“0"にし、且つ所望のラッチａ若しくはｂ乃至論理回路
ｃ若しくはｄ（内部にラッチを含んで構成されるものも
ある。）の論理信号に割り当てられたスキャンアドレス
をデコーダｅに入力する。これにより、上記所望のラッ
チ乃至論理回路の論理信号出力に接続されたデコーダｅ
の出力線が“1"となって論理信号についてはアンドゲー
トｆ若しくはｇを経てオアゲートｉを経てスキャンアウ
トされる。
このようなスキャンアウト動作はサービスプロセッサに
よりスキャンアドレスが次々に更新されて生ぜしめら
れ、そのスキャンアウトで得られた信号を一旦格納し、
そしてこれらを編集した後、CRTやプリンタに定められ
たフォーマットで出力される。
よりスキャンアドレスが次々に更新されて生ぜしめら
れ、そのスキャンアウトで得られた信号を一旦格納し、
そしてこれらを編集した後、CRTやプリンタに定められ
たフォーマットで出力される。
又、スキャンインにおいては、先ず、リセット信号を
“1"にしてすべてのラッチの値を“0"にする。次いで、
スキャンイン信号を“1"にし、且つ所望のラッチに割り
当てられたスキャンアドレスを入力する。これにより、
スキャンインせんとするラッチに接続されたデコーダ出
力線が“1"となり、該ラッチのみの値が“1"にセットさ
れる。
“1"にしてすべてのラッチの値を“0"にする。次いで、
スキャンイン信号を“1"にし、且つ所望のラッチに割り
当てられたスキャンアドレスを入力する。これにより、
スキャンインせんとするラッチに接続されたデコーダ出
力線が“1"となり、該ラッチのみの値が“1"にセットさ
れる。
このように、ラッチのスキャンインの場合においては、
スキャンアドレスを次々に更新してスキャンインする
が、“1"にセットしたいラッチのスキャンアドレスの時
にのみスキャンイン信号を“1"にする。こうして、任意
のラッチの値を自由に変更することが出来る。
スキャンアドレスを次々に更新してスキャンインする
が、“1"にセットしたいラッチのスキャンアドレスの時
にのみスキャンイン信号を“1"にする。こうして、任意
のラッチの値を自由に変更することが出来る。
上述のところから明らかなように、スキャンアウトに関
してはラッチ出力，及びラッチの出力の論理をとって得
られる論理信号のいずれかについてもスキャンアウト機
能を施しうる。
してはラッチ出力，及びラッチの出力の論理をとって得
られる論理信号のいずれかについてもスキャンアウト機
能を施しうる。
しかしながら、従来はスキャンインに関して、割り当て
られたスキャンアドレスが来たときに、スキャンイン信
号の値によって指定される値をスキャンアドレスが変わ
ってしまった後においても、保持していなければならな
いため、スキャンイン機能は、ラッチa,bにおいてのみ
実現て得るだけであった。また、論理回路c,dについて
はスキャンアウトを行ってはいたが、スキャンインを行
ってはいなかった。
られたスキャンアドレスが来たときに、スキャンイン信
号の値によって指定される値をスキャンアドレスが変わ
ってしまった後においても、保持していなければならな
いため、スキャンイン機能は、ラッチa,bにおいてのみ
実現て得るだけであった。また、論理回路c,dについて
はスキャンアウトを行ってはいたが、スキャンインを行
ってはいなかった。
（ニ）発明の目的 本発明は、上述したような従来スキャンイン方式に存在
する技術的課題に鑑みて創作されたもので、その目的は
論理信号についてもスキャンインを為し得るスキャンイ
ンを行う論理装置を提供することをその目的とする。
する技術的課題に鑑みて創作されたもので、その目的は
論理信号についてもスキャンインを為し得るスキャンイ
ンを行う論理装置を提供することをその目的とする。
（ホ）発明の構成 そして、この目的は、所定の論理演算を行なう論理回路
ｃ、ｄについてスキャンイン信号を出力する論理装置に
おいて、上記論理回路c,dから出力される論理信号対応
のスキャンアドレスを受けるデコード手段ｅと、上記ス
キャンアドレス対応のスキャンイン信号を出力する第１
の回路手段14と、上記論理回路c,d、上記デコーダ手段
ｅ、上記第１の回路手段14に接続され、上記デコード手
段ｅから出力されるデコード信号に基づいて、上記第１
の回路手段14から出力されたスキャンイン信号を出力す
る組合せ回路手段３′,4′,6,9とを設けることによって
達成される。
ｃ、ｄについてスキャンイン信号を出力する論理装置に
おいて、上記論理回路c,dから出力される論理信号対応
のスキャンアドレスを受けるデコード手段ｅと、上記ス
キャンアドレス対応のスキャンイン信号を出力する第１
の回路手段14と、上記論理回路c,d、上記デコーダ手段
ｅ、上記第１の回路手段14に接続され、上記デコード手
段ｅから出力されるデコード信号に基づいて、上記第１
の回路手段14から出力されたスキャンイン信号を出力す
る組合せ回路手段３′,4′,6,9とを設けることによって
達成される。
（ヘ）発明の実施例 第２図は本発明の第１の実施例を示す。この実施例は大
規模集積回路（LSI）の中で実施されるもので、１は集
積回路で、その中にスキャンアドレスを受けるデコーダ
ｅ（第１図と同趣旨のデコーダ）と、デコーダｅの各別
の出力を第１の入力に受け、第２の入力にスキャンイン
信号を線14を経て受け、第３の入力に線15を経てスキャ
ン選択信号を受けるアンドゲート3,4と、第１図と同じ
論理回路c,dの出力をそれぞれ一方の入力に受け、他方
の入力にスキャン選択信号をインバータ13を経て受ける
アンドゲート11,12と、アンドゲート３の出力及びアン
ドゲート11の出力を入力に受けるオアゲート６と、アン
ドゲート４の出力及びアンドゲート12の出力を入力に受
けるオアゲート９とを有して本発明第１の実施例回路が
構成され、オアゲート６の出力にスキャンイン信号を出
力せしめんとするものである。
規模集積回路（LSI）の中で実施されるもので、１は集
積回路で、その中にスキャンアドレスを受けるデコーダ
ｅ（第１図と同趣旨のデコーダ）と、デコーダｅの各別
の出力を第１の入力に受け、第２の入力にスキャンイン
信号を線14を経て受け、第３の入力に線15を経てスキャ
ン選択信号を受けるアンドゲート3,4と、第１図と同じ
論理回路c,dの出力をそれぞれ一方の入力に受け、他方
の入力にスキャン選択信号をインバータ13を経て受ける
アンドゲート11,12と、アンドゲート３の出力及びアン
ドゲート11の出力を入力に受けるオアゲート６と、アン
ドゲート４の出力及びアンドゲート12の出力を入力に受
けるオアゲート９とを有して本発明第１の実施例回路が
構成され、オアゲート６の出力にスキャンイン信号を出
力せしめんとするものである。
この実施例の動作を以下に説明する。
先ず、スキャン選択信号を“1"に設定する。これによ
り、論理回路c,dの出力は、アンドゲート11,12を経て出
力されない。これは、スキャンインにおいて、論理回路
c,dの出力値をスキャンイン機能と無関係にするためで
ある。
り、論理回路c,dの出力は、アンドゲート11,12を経て出
力されない。これは、スキャンインにおいて、論理回路
c,dの出力値をスキャンイン機能と無関係にするためで
ある。
このように回路が設定された状態において、固定的な、
又は間歇的なスキャンイン信号Siを論理回路ｃについて
スキャンインしたとき、即ちオアゲート６から出力させ
たいときには、アンドゲート３を開くためのスキャンア
ドレスがデコーダ２へ供給される。これにより、スキャ
ンイン信号Siは、アンドゲート３を経てオアゲート６へ
入力され、そこからスキャンイン対象の入力へ論理信号
Ａが出力される。
又は間歇的なスキャンイン信号Siを論理回路ｃについて
スキャンインしたとき、即ちオアゲート６から出力させ
たいときには、アンドゲート３を開くためのスキャンア
ドレスがデコーダ２へ供給される。これにより、スキャ
ンイン信号Siは、アンドゲート３を経てオアゲート６へ
入力され、そこからスキャンイン対象の入力へ論理信号
Ａが出力される。
上述のように、論理回路c,dの出力はアンドゲート11,12
で阻止されているから、スキャンイン信号Siは、固定的
な信号、例えば高レベルに固定された信号でも、又間歇
的な信号、即ち微妙なタイミングとなるパルス信号でも
強制的に、自在にスキャンインさせることができる。ス
キャンイン信号の発生が容易になる。
で阻止されているから、スキャンイン信号Siは、固定的
な信号、例えば高レベルに固定された信号でも、又間歇
的な信号、即ち微妙なタイミングとなるパルス信号でも
強制的に、自在にスキャンインさせることができる。ス
キャンイン信号の発生が容易になる。
上述した関係は、論理回路ｄについてのスキャンインの
場合にも当て嵌まるので、その説明を繰り返さない。
場合にも当て嵌まるので、その説明を繰り返さない。
第３図の実施例では、ゲート数が増加すると共に、その
一部が試験以外の通常の装置（システム）の動作の中に
組み入れられてしまい、そのためにゲートでの信号伝播
遅れが動作サイクルの中に入ることになって全体の動作
時間が長くなる。
一部が試験以外の通常の装置（システム）の動作の中に
組み入れられてしまい、そのためにゲートでの信号伝播
遅れが動作サイクルの中に入ることになって全体の動作
時間が長くなる。
そこで、ハードウェア量の削減及びゲート遅延の排除を
狙って構成されるスキャンイン回路構成を示したのが第
３図に示す第２の実施例である。但し、スキャンイン時
に論理回路ｃからは“0"が、又論理回路ｄからは“1"が
出力されるように設定されると共に、スキャンイン信号
Siは、“1"のレベルに固定される固定的なスキャンイン
信号とされるか、又はスキャンインを受ける対象により
タイミングを考慮に入れた、つまり微妙なタイミング関
係を持たせて生成されたパルス状のスキャンイン信号と
される。
狙って構成されるスキャンイン回路構成を示したのが第
３図に示す第２の実施例である。但し、スキャンイン時
に論理回路ｃからは“0"が、又論理回路ｄからは“1"が
出力されるように設定されると共に、スキャンイン信号
Siは、“1"のレベルに固定される固定的なスキャンイン
信号とされるか、又はスキャンインを受ける対象により
タイミングを考慮に入れた、つまり微妙なタイミング関
係を持たせて生成されたパルス状のスキャンイン信号と
される。
そのスキャンイン信号Siを論理信号Ａとして出力させた
いときには、アンドゲート３′を開くスキャンアドレス
がデコーダｅ（第１図と同趣旨のデコーダ）へ入力され
る。従って、上述のようにして入力されるスキャンイン
信号Siは論理信号Ａとしてオアゲート６から出力されて
スキャンイン対象の入力へ供給される。
いときには、アンドゲート３′を開くスキャンアドレス
がデコーダｅ（第１図と同趣旨のデコーダ）へ入力され
る。従って、上述のようにして入力されるスキャンイン
信号Siは論理信号Ａとしてオアゲート６から出力されて
スキャンイン対象の入力へ供給される。
この論理信号Ａについて述べた関係は、論理回路ｄにつ
いて強制的にスキャンインしたい論理信号Ｂについても
同様である。但し、信号関係は、インバータ8,10によっ
て逆になっている。
いて強制的にスキャンインしたい論理信号Ｂについても
同様である。但し、信号関係は、インバータ8,10によっ
て逆になっている。
このように、論理信号A,Bのいずれかを用いれば、スキ
ャンイン対象の入力へ、必要に応じて“1"でも、“0"で
もスキャンインさせることができる。
ャンイン対象の入力へ、必要に応じて“1"でも、“0"で
もスキャンインさせることができる。
その効果は、上述のようにハードウェアの削減と、装置
が通常の稼働に入ったときのマシンサイクルの短縮化で
ある。
が通常の稼働に入ったときのマシンサイクルの短縮化で
ある。
（ト）発明の効果 以上述べたように、本発明によれば、 論理信号に対しスキャンインを各種態様でなしうる、 従って、論理回路の診断，動作の確認等のためにより
詳細な情報を取得出来る、このことは特にLSI等の集積
度が高まり回路の複雑化が進めば進むほど、本発明の威
力を発揮出来る、等の効果が得られる。
詳細な情報を取得出来る、このことは特にLSI等の集積
度が高まり回路の複雑化が進めば進むほど、本発明の威
力を発揮出来る、等の効果が得られる。
第１図は従来方式を説明するための回路図、第２図は本
発明の第１の実施例を示す図、第３図は本発明の第２の
実施例を示す図である。 図中、ｅはデコーダ、3,4,3′,4′はアンドゲート、c,d
は論理回路、6,9はオアゲート、8,10,13はインバータ、
11,12はアンドゲートである。
発明の第１の実施例を示す図、第３図は本発明の第２の
実施例を示す図である。 図中、ｅはデコーダ、3,4,3′,4′はアンドゲート、c,d
は論理回路、6,9はオアゲート、8,10,13はインバータ、
11,12はアンドゲートである。
Claims (1)
- 【請求項１】所定の論理演算を行なう論理回路（ｃ、
ｄ）についてスキャンイン信号を出力する論理装置にお
いて、 上記論理回路（c,d）から出力される論理信号対応のス
キャンアドレスを受けるデコード手段（ｅ）と、 上記スキャンアドレス対応のスキャンイン信号を出力す
る第１の回路手段（14）と、 上記論理回路（c,d）、上記デコード手段（ｅ）、上記
第１の回路手段（14）に接続され、上記デコード手段
（ｅ）から出力されるデコード信号に基づいて、上記第
１の回路手段（14）から出力されたスキャンイン信号を
出力する組合せ回路手段（３′,4′,6,9）と を設けたことを特徴とするスキャンイン処理を行う論理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119033A JPH0766029B2 (ja) | 1983-06-30 | 1983-06-30 | スキャンインを行う論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119033A JPH0766029B2 (ja) | 1983-06-30 | 1983-06-30 | スキャンインを行う論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010185A JPS6010185A (ja) | 1985-01-19 |
| JPH0766029B2 true JPH0766029B2 (ja) | 1995-07-19 |
Family
ID=14751303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119033A Expired - Lifetime JPH0766029B2 (ja) | 1983-06-30 | 1983-06-30 | スキャンインを行う論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766029B2 (ja) |
-
1983
- 1983-06-30 JP JP58119033A patent/JPH0766029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010185A (ja) | 1985-01-19 |
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