JPH0770012B2 - テープレコーダ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テープレコーダにおける消去ヘツドと記録ヘ
ツドとの間隔に対応する遅延時間を得るために好適な遅
延回路に関するものである。

〔従来の技術〕

記録済トラツクの一部を消去し、ここに新しい信号を記
録することは、一般にパンチイン・パンチアウトと呼ば
れ、既に行われている。パンチイン・パンチアウトのた
めの特別な回路を持たない普通のテープレコーダでは、
消去ヘツドの電流と記録ヘツドのバイアス信号とを同時
に立上げ及び立下げている。このため、パンチインの時
には、消去ヘツドによる消去開始点から記録ヘッドまで
の間の元の記録が消去されず、ここに新しい信号が記録
されるために二重記録状態が生じる。パンチアウトの場
合は、逆に余分に消去され、信号の欠落が生じる。

上述の如き問題を解決するために、消去ヘツドと記録ヘ
ツドとの間隔分だけ記録バイアスの立上り及び立下りを
遅延させることが、例えば本件出願人に係わる特願昭61
-36776号明細書に開示されている。この方式によれば、
極めて良好なパンチイン・パンチアウト制御を行うこと
ができる。

〔発明が解決しようとする問題点〕

ところで、テープ走行速度の切り換えが行われると、消
去ヘツドから記録ヘツドまでのテープ走行時間が変化す
るため、パンチイン・パンチアウト時における遅延時間
も切り換えなければならない。これを達成するためには
例えばカウンタを使用した可変遅延回路を使用すればよ
い。しかし、カウンタを使用した可変遅延回路は、比較
的高価である。

一方、テープ走行速度を任意に微調整（ピツチコントロ
ール）する場合がある。このピツチコントロールを考慮
してパンチイン・パンチアウトの遅延制御を行う方式は
まだ提案されていない。

以上、パンチイン・パンチアウト時の遅延について述べ
たが、これ以外の目的においても、テープ走行速度に逆
比例的に変化する遅延時間が容易に得られれば好都合で
ある。

そこで、本発明の目的は、テープ走行速度に逆比例的関
係を有する記録の遅延を簡単な回路で得ることができる
テープレコーダを提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するための本発明は、一対のリールの一
方から他方に磁気テープを走行させるためのテープ走行
装置と、前記磁気テープの走行経路に配置された記録ヘ
ッドと、前記記録ヘッドと前記一方のリールとの間の前
記磁気テープの走行経路に配置され、前記記録ヘッドと
の間に一定の間隔を有している消去ヘッドと、前記記録
ヘッドに接続された記録信号供給回路と、前記記録ヘッ
ドに接続された記録バイアス信号供給回路と、前記消去
ヘッドに接続された消去信号供給回路と、消去及び記録
期間を示す記録制御信号が供給される記録制御信号入力
端子と、前記記憶制御信号入力端子と前記記録信号供給
回路の制御端子又は前記記録バイアス信号供給回路の制
御端子との間に接続され、前記消去ヘッドと前記記録ヘ
ッドとの間隔に対応した遅延を前記記録制御信号に与え
るように形成された遅延回路と、前記記録制御信号入力
端子と前記消去信号供給回路の制御端子とを接続する手
段と、前記磁気テープの走行速度を検出する速度検出回
路とを備えたテープレコーダであって、前記速度検出回
路は前記磁気テープの走行速度に逆比例的関係を有する
速度検出電圧を発生するように形成され、前記遅延回路
は、前記記録制御信号入力端子に接続され、前記記録制
御信号の前縁と後縁とを示すエッジ検出パルスを発生す
るように形成されたエッジ検出回路と、前記エッジ検出
回路から得られた前記前縁を示すエッジ検出パルス及び
前記後縁を示すエッジ検出パルスに応答して第１及び第
２の傾斜電圧を発生する傾斜電圧発生回路と、前記速度
検出回路と前記傾斜電圧発生回路とに接続され、前記速
度検出電圧と前記第１及び第２の傾斜電圧とを比較し、
前記第１及び第２の傾斜電圧が前記速度検出電圧のレベ
ルに達した時にその出力電圧が第１のレベルから第２の
レベルに転換するように形成されたコンパレータと、前
記第１の傾斜電圧が前記速度検出電圧のレベルに達した
ことを示す前記コンパレータの出力に応答して記録許可
状態となり、前記第２の傾斜電圧が前記速度検出電圧の
レベルに達したことを示す前記コンパレータの出力に応
答して記録不許可状態となる遅延記録制御信号を形成し
て前記記録信号供給回路の制御端子又は前記記録バイア
ス信号供給回路の制御端子に供給するフリップフロップ
回路とから成ることを特徴とするテープレコーダに係わ
るものである。

なお、本発明と実施例との対応関係を説明すると、記録
信号供給回路は第１図の記録回路18又は第５図のミュー
ティングトランジスタ70を有する記録回路18であり、記
録バイアス信号供給回路はバイアス発振器21と電圧制御
増幅器22とコンデンサ23と駆動回路27とであり、消去信
号供給回路はバイアス発振器21と電圧制御増幅器24と駆
動回路28とである。

［発明の作用及び効果］ 本発明によれば、磁気テープの走行速度に逆比例的に変
化する遅延を記録制御信号に容易に与えることができ
る。即ち、エッジ検出回路、傾斜電圧発生回路、コンパ
レータ、及びフリップフロップ回路の組み合せから成る
アナログ回路によって可変遅延時間を容易に得ることが
できる。

〔実施例〕

次に、第１図〜第４図によつて本発明の実施例に係わる
多チヤネルテープレコーダを説明する。第１図に示す複
数トラツクを有する磁気テープ１は、一対のリール２、
３に巻き回され、矢印４に示す方向に走行する。テープ
１の走行経路には、キヤプスタン５、ピンチローラ６、
多チヤネル記録再生用ヘツド８が配置されている。

一対のリール２、３にはモータ９、10が結合され、これ
等のモータ９、10に制御駆動回路（図示せず）が接続さ
れている。

キヤプスタン５にはキヤプスタンモータ11が結合されて
いる。このモータ11を制御するために、速度検出回路1
2、制御回路13から成るサーボ回路が設けられている。
速度検出回路12は、ホール素子等から構成された速度検
出パルス発生器14と、パルス発生器14の出力周波数Ｆに
逆比例的関係を有する速度検出電圧Ｖを得るための周波
数−電圧変換回路15とから成る。パルス発生器14はモー
タ11の回転速度に対応する周波数で矩形波パルスを発生
する。周波数−電圧変換回路15は、周波数（走行速度）
の変化に反比例的に変化する速度検出電圧を出力する。
制御回路13は周波数−電圧変換回路15に接続され、速度
検出電圧と基準電圧とを比較し、モータ11を定速制御す
る。

この実施例では、制御回路13に速度切換及び可変制御回
路16が接続されている。制御回路16は基準電圧を変える
ことによつてモータ11の速度の切換え及び微調整（ピツ
チコントロール）を行う。

記録信号入力端子と記録再生用ヘツド８との間には記録
回路18と記録再生切換スイッチ19とが設けられている。
再生回路20は切換スイッチ19を介してヘツド８に接続さ
れる。記録再生用ヘツド８には、更に、電圧制御増幅器
22とコンデンサ23とを介してバイアス発振器21が接続さ
れている。

記録再生ヘツド８に対して距離Ｌを有するように配置さ
れた消去ヘツド７には、電圧制御増幅器24を介してバイ
アス発振器21が接続されている。

記録制御信号入力端子25は遅延回路26を介して駆動回路
27に接続され、また遅延回路26を介さないで別の駆動回
路28に接続されている。駆動回路27、28は、それぞれの
電圧制御増幅器22、24を制御駆動するものであり、記録
制御信号又はこの遅延信号が入力している期間のみバイ
アス信号及び消去信号を出力する。

遅延回路26は、テープ１が消去ヘツド７から記録再生用
ヘツド８まで走行するために要する時間だけ記録制御信
号を遅延させるものである。本実施例のテープレコーダ
は速度を変えることができるので、遅延時間も変えなけ
ればならない。このために、遅延回路26に周波数−電圧
変換回路15の出力ライン29が接続されている。

第２図は第１図の周波数−電圧変換回路15を詳しく示
す。この周波数−電圧変換回路15の入力端子30は、第１
図のパルス発生器14に接続される部分であり、矩形波パ
ルスが入力する。この矩形波パルスの繰返し周波数はテ
ープ１の走行速度に応じて変化する。この入力端子30の
出力段には、結合コンデンサ31、積分回路32、結合コン
デンサ33、絶対値回路34、平均化回路35、出力端子36が
順次に設けられている。積分回路32は、演算増幅器37
と、抵抗38、39、40と、コンデンサ41とで構成された公
知の回路である。絶対値回路34は、演算増幅器42と、抵
抗43、44、45、46と、ダイオード47、48とで構成された
公知の回路である。平均化回路35は、演算増幅器49と、
抵抗50、51と、コンデンサ52とで構成された公知の回路
である。この周波数−電圧変換回路15は、速度制御を行
うために、周波数Ｆが高くなつた時には逆に速度検出電
圧Ｖが低下するように構成されている。出力端子36は第
１図の制御回路13に接続されると共に、ライン29を介し
て遅延回路26に接続される。

第１図の遅延回路26は、第３図に示す如く、入力端子5
3、エツジ検出回路54、第１及び第２のＤフリツプフロ
ツプ55、56、傾斜電圧発生回路57、コンパレータ58、抵
抗59、出力端子60とから成る。

入力端子53は第１図の記録制御信号入力端子25に接続さ
れる部分であり、第４図（Ａ）に示す如く記録期間t₁〜
t₄に対応して高レベル信号が入力される部分である。エ
ツジ検出回路54は、入力端子53に接続されたコンデンサ
61と、２つのダイオード62、63と、演算増幅器64と、４
つの抵抗65、66、67、68とから成り、コンデンサ61と抵
抗65から成る微分回路で第４図（Ｂ）の微分パルスを
得、これを全波整流することによつて第４図（Ｃ）のエ
ツジパルスを得るように形成されている。即ち、第４図
（Ａ）の記録制御信号の前縁t₁と後縁t₄との両方に同期
して微分パルスを得るように構成されている。

第１のＤフリツプフロツプ55はセツト端子Ｓとリセツト
端子Ｒとを有し、このセツト端子Ｓにエツジ検出回路54
が接続されている。このＤフリツプフロツプ55のデータ
入力端子Ｄとクロツク入力端子CPは共にグランドに接続
されている。

傾斜電圧発生回路57はコンデンサ69と２つの抵抗70、71
とダイオード72とから成る。コンデンサ69の一端は抵抗
70を介してＤフリツプフロツプ55のＱ出力端子に接続さ
れ、他端はグランドに接続されている。充電用抵抗70よ
りも小さな値を有する放電用抵抗71はダイオード72を介
して抵抗70に並列接続されている。この傾斜電圧発生回
路57のコンデンサ69は、第４図（Ｄ）に示す如くＤフリ
ツプフロツプ55のＱ出力が高レベルの期間に充電され、
第４図（Ｅ）の傾斜電圧を発生する。

コンパレータ58の非反転入力端子はコンデンサ69の一端
に接続され、反転入力端子は速度検出電圧ライン29に接
続されている。このコンパレータ58は、コンデンサ69か
ら得られる傾斜電圧と速度検出電圧とを比較し、傾斜電
圧のレベルが速度検出電圧のレベルに達した時に、出力
電圧レベルが低レベルから高レベルに転換するように構
成されている。このコンパレータ58の出力端子は第１の
Ｄフリツプフロツプ55のリセツト端子Ｒに接続されてい
る。なお、リセツト端子Ｒは抵抗59を介してグランドに
接続されている。

第１のＤフリツプフロツプ55の出力端子は第２のＤフ
リツプフロツプ56のクロツク入力端子CPに接続されてい
る。第２のＤフリツプフロツプ56のデータ入力端子Ｄは
この出力端子に接続され、セツト端子Ｓ及びリセツト
端子Ｒは共にグランドに接続され、Ｑ出力端子は遅延出
力端子60に接続されている。

（動作） 第１図のテープレコーダでパンチイン・パンチアウト動
作させる時には、テープ１を走行させ、消去すべきテー
プ位置が消去ヘツド７に至つた時に端子に記録制御信号
を入力させる。記録制御信号は駆動回路28に対しては遅
延回路を介さずに加えられるため、電圧制御増幅器24が
直ちに作動して消去ヘツド７に消去電流が流れ、消去が
開始される。一方、駆動回路27には遅延回路26で遅延し
た記録制御信号が加わり、消去開始からテープ１が距離
Ｌだけ走行した時点から記録バイアス信号の供給が開始
され、記録可能状態になる。

第３図の遅延回路26において、入力端子53に第４図
（Ａ）の記録制御信号が入力すると、第４図（Ｃ）のト
リガ信号がエツジ検出回路54から得られ、これがＤフリ
ツプフロツプ55のセツト端子Ｓに加わる。Ｄフリツプフ
ロツプ55はt₁のトリガ入力に応答して第４図（Ｄ）に示
す如くセツト状態となり、Ｑ出力が高レベルになる。こ
の結果、抵抗70を介してコンデンサ69の充電が開始し、
コンデンサ69の電圧が第４図（Ｅ）に示す如く傾斜を有
して高くなる。コンパレータ58では第４図（Ｅ）に示す
傾斜電圧と速度検出電圧V₁とが比較され、傾斜電圧が速
度検出電圧V₁に交差した時に、コンパレータ58の出力が
低レベルから高レベルに転換する。コンパレータ58の高
レベル出力はＤフリツプフロツプ55のリセツト端子Ｒに
印加され、第４図（Ｄ）に示す如くt₂でＤフリツプフロ
ツプ55はリセツト状態になる。この結果、コンデンサ69
の電荷が抵抗71とダイオード72と低レベルのＱ出力端子
とを通つて放出される。コンパレータ58の一方の入力で
ある傾斜電圧が速度検出電圧V₁よりも低くなると、コン
パレータ58の出力は再び低レベルに戻り、Ｄフリツプフ
ロツプ55を再びセツトすることが可能な状態になる。

t₂時点で第１のＤフリツプフロツプ55がリセツトされ、
出力端子が第４図（Ｇ）に示す如く低レベルから高レ
ベルに転換すると、このエツジが第２のＤフリツプフロ
ツプ56のクロツク入力となり、第２のＤフリツプフロツ
プ56のＱ出力端子が第４図（Ｈ）に示す如く高レベルに
転換し、これが遅延記録制御信号として第１図の駆動回
路27に与えられる。t₄時点で第１のＤフリツプフロツプ
55のセツト端子Ｓにトリガパルスが入力すると、t₁〜t₂
と同じ動作がt₄〜t₅で発生する。t₅時点の直前まで第２
のＤフリツプフロツプ56はセツト状態であり、は低レ
ベルであるから、T₅時点のクロツクに同期して、Ｑ出力
は低レベルになる。

上述の如く、第１のフリツプフロツプ55のセツト期間t₁
〜t₂、t₃〜t₅に対応した遅延時間Ｔが記録制御信号に与
えられる。第１図のテープ１の走行速度が低くなると、
速度検出電圧は、逆に第４図（Ｅ）で破線で示す如く高
い値のV₂になる。この結果、第１及び第２のＤフリツプ
フロツプ55、56、コンパレータ58が第４図の点線で示す
ような動作となり、実線の場合よりも遅延時間が長くな
る。

この実施例によれば、エツジ検出回路54と、２つのＤフ
リツプフロツプ55、56と、傾斜電圧発生回路57と、コン
パレータ58とを設けるのみで、テープ速度に逆比例的関
係を有する遅延時間を得ることができ、種々のテープ速
度において良好なパンチイン・パンチアウトが可能にな
る。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１） 第５図に示す如く、記録信号ラインとグランド
との間にミユーテイングトランジスタ70を接続し、この
トランジスタ70を遅延動作させることによつて消去に対
して記録を遅延させてもよい。この第５図の場合には、
記録バイアスは遅延させずに、消去電流と同時に加えて
もよい。

（２） Ｄフリツプフロツプ55、56をRSフリツプフロツ
プ等の別の回路としてもよい。

（３） テープ速度が大幅に変化する場合には、テープ
速度の切換に連動させて第２図の抵抗38及び／又は第３
図の抵抗70の値を切換え、テープ速度に正確に対応する
遅延を得るように補正してもよい。また、第３図のコン
デンサ69の値をテープ速度に合せて切り換え、誤差を補
正してもよい。

（４） テープ１の走行速度をリール２、３の回転に基
づいて、又はテープ１から直接に検出するようにしても
よい。

【図面の簡単な説明】

第１図は本発明の実施例に係わるテープレコーダを示す
ブロツク図、 第２図は第１図の周波数−電圧変換回路を示す回路図、 第３図は第１図の遅延回路を示す回路図、 第４図は第３図のＡ〜Ｈ点の状態を示す電圧波形図、 第５図は変形例のパンチイン・パンチアウト制御回路を
示す回路図である。 １……テープ、５……キヤプスタン、７……消去ヘツ
ド、８……記録再生用ヘツド、11……キヤプスタンモー
タ、12……速度検出回路、26……遅延回路、55,56……
Ｄフリツプフロツプ、57……傾斜電圧発生回路、58……
コンパレータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一対のリールの一方から他方に磁気テープ
   を走行させるためのテープ走行装置と、 前記磁気テープの走行経路に配置された記録ヘッドと、 前記記録ヘッドと前記一方のリールとの間の前記磁気テ
   ープの走行経路に配置され、前記記録ヘッドとの間に一
   定の間隔を有している消去ヘッドと、 前記記録ヘッドに接続された記録信号供給回路と、 前記記録ヘッドに接続された記録バイアス信号供給回路
   と、 前記消去ヘッドに接続された消去信号供給回路と、 消去及び記録期間を示す記録制御信号が供給される記録
   制御信号入力端子と、 前記記録制御信号入力端子と前記記録信号供給回路の制
   御端子又は前記記録バイアス信号供給回路の制御端子と
   の間に接続され、前記消去ヘッドと前記記録ヘッドとの
   間隔に対応した遅延を前記記録制御信号に与えるように
   形成された遅延回路と、 前記記録制御信号入力端子と前記消去信号供給回路の制
   御端子とを接続する手段と、 前記磁気テープの走行速度を検出する速度検出回路と を備えたテープレコーダであって、 前記速度検出回路は前記磁気テープの走行速度に逆比例
   的関係を有する速度検出電圧を発生するように形成さ
   れ、 前記遅延回路は、 前記記録制御信号入力端子に接続され、前記記録制御信
   号の前縁と後縁とを示すエッジ検出パルスを発生するよ
   うに形成されたエッジ検出回路と、 前記エッジ検出回路から得られた前記前縁を示すエッジ
   検出パルス及び前記後縁を示すエッジ検出パルスに応答
   して第１及び第２の傾斜電圧を発生する傾斜電圧発生回
   路と、 前記速度検出回路と前記傾斜電圧発生回路とに接続さ
   れ、前記速度検出電圧と前記第１及び第２の傾斜電圧と
   を比較し、前記第１及び第２の傾斜電圧が前記速度検出
   電圧のレベルに達した時にその出力電圧が第１のレベル
   から第２のレベルに転換するように形成されたコンパレ
   ータと、 前記第１の傾斜電圧が前記速度検出電圧のレベルに達し
   たことを示す前記コンパレータの出力に応答して記録許
   可状態となり、前記第２の傾斜電圧が前記速度検出電圧
   のレベルに達したことを示す前記コンパレータの出力に
   応答して記録不許可状態となる遅延記録制御信号を形成
   して前記記録信号供給回路の制御端子又は前記記録バイ
   アス信号供給回路の制御端子に供給するフリップフロッ
   プ回路とから成ることを特徴とするテープレコーダ。