JPS60229261A - ビデオスイツチング位置調整回路 - Google Patents
ビデオスイツチング位置調整回路Info
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- JPS60229261A JPS60229261A JP8393984A JP8393984A JPS60229261A JP S60229261 A JPS60229261 A JP S60229261A JP 8393984 A JP8393984 A JP 8393984A JP 8393984 A JP8393984 A JP 8393984A JP S60229261 A JPS60229261 A JP S60229261A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、回転ヘラｒ型ビデオテーゾレコーダのビデオ
スイッチング位置誤差を補正するビデオスイッチング位
置調整回路に関するものである。
スイッチング位置誤差を補正するビデオスイッチング位
置調整回路に関するものである。
従来、ビデオテープレコーダのヘラｒを切換えるビデオ
スイッチング位置は以下に述べる方法で発生されるＲＦ
８Ｗノぞルスにより決定されていた。
スイッチング位置は以下に述べる方法で発生されるＲＦ
８Ｗノぞルスにより決定されていた。
即ち、ＲＦ８Ｗパルスは、第１図に示すようなビデオヘ
ッド１．２が搭載された回転ｒラム３の同−面鏡取付け
られたマグネット４，５と、回転「ラム３に対向して配
置される第２図に示したような固定ｒラム６に取付けら
れたピックアップコイ々７を用い、このピックアップコ
イル７にマグネット４．５が近接することにより発生さ
れるノぞルスを遅延することにより形成されていた。こ
の時、マグネット４，５の取付誤差圧より発生するビデ
オスイッチング位置誤差は、ピックアップコイルから発
生されるパルスを遅延する遅延時間を調整することによ
り吸収されていた。
ッド１．２が搭載された回転ｒラム３の同−面鏡取付け
られたマグネット４，５と、回転「ラム３に対向して配
置される第２図に示したような固定ｒラム６に取付けら
れたピックアップコイ々７を用い、このピックアップコ
イル７にマグネット４．５が近接することにより発生さ
れるノぞルスを遅延することにより形成されていた。こ
の時、マグネット４，５の取付誤差圧より発生するビデ
オスイッチング位置誤差は、ピックアップコイルから発
生されるパルスを遅延する遅延時間を調整することによ
り吸収されていた。
第３図は従来この種のビデオスイッチング位ｆｆｉ調整
回路の一例を示した回路構成図である。シ瓢ミツトトリ
ガ８は、第４図へ）Ｋ示したピックアップコイルから発
生されるパルスが入力されると、このパルスを第４図（
ロ）のＳＩＫ示す如く波形整形して、これをフリップフ
ロップ９のセット端子８１に出力する。一方、フリップ
フロップ１００セツト端子５２ｔｉ、インバータ１１に
よりシエミットトリガ１が発生したノぞルスの反転パル
ス（第４図（ロ）の８２に示す）が入力される。７リツ
ゾフロツゾ９ｙｌＯＦｉ第４図但）で示したパルスの立
上りでセットされ、第４図（Ｑ、（２）で示す如く、出
力端子Ｑ”］、？：￥２の出力はローレベルとなる。今
、フリップフロップ９の出力端子Ｑの出力がローレベル
となると、これがベースに入力されるトランジスタ１２
けオフとなる。このトランジスタ１２がオフした瞬間よ
り、電圧Ｖｃｃから抵抗′ＢＪ１、可変抵抗ＶＲＩ全通
してコンデンサＣ１へ充電電流が流れ、コンデンサＣ１
の端子電圧Ｖｌｉｊ第４図０））で示した如くシだいに
上昇する。このコンデンサＣ１の端子電圧■１はオペア
ンプ１３の正入力端子に印加され、■１がオペアンプ１
３の負入力端子に与えられている基準電圧ＶＲｅｆ ｔ
−越えると、このオペアンプ１３の出力は第４図（ト）
で示す如くハイレベルとなる。この信号がフリップフロ
ップ９のリセット端子Ｒ８Ｉに加えられ、このフリップ
フロップ９をリセットする。すると、フリップフロップ
９の出力端子ζ］の出力は再びハイレベルとなり、トラ
ンジスタ１２１ｔオンとなり、このため、オペアンプ１
３の出力は再びローレベルとなる０次に、フリップフロ
ップ１０のセット端子Ｓ２に第４９但）の８２で示した
シｊＬミツトトリガ１の出力パルスの立上り部が入力さ
れると、このフリップ７０ツゾ１０がセットされ、出力
端子ｑ１の出力は第４図（ト）で示す如くローレベルと
なる。すると、この出力端子り１の出力がペースに入力
されているトランジスタ１４がオフとなり、電圧Ｖｃｃ
から抵抗Ｒ２，可変抵抗”Ｂ２全通してコンデンサＣ２
に充電電流が流れる。するとコンデンサＣ２の端子電圧
Ｖ２Ｆｉ第４図Ｇ）Ｋ示す如くしだいに上昇する。この
端子電圧ｖ２はオペアンプ１５の正入力端子に印加され
、■２がオペアンプ１５の負入力端子に与えられている
基準電圧Ｖｋｆを越えると、このオペアンプ１５の出力
は第４図１で示す如くハイレベルとなり、この信号がフ
リップフロップ１０のリセット端子Ｒ８２へ入力される
。これによりフリップフロップ１０はリセットされ、出
力端子り１の出力は、ハイレベルとなる。このため、ト
ランジスタ１４はオンとなり、オペアンプ１５の出力は
ローレベルとなる。結局、以上のことが繰り返され、フ
リップフロップ１６のセット端子Ｓとリセット端子Ｒ８
にｉｔ第第４閲■Ｉで示された信号が入力され、このフ
リップフロップの出力端子Ｑからは第４図（Ｉ）で示し
たＲＦＳＷ、ｅシス１００が得られる。この用釣Ｗパル
ス１００は第４図（５）と（Ｉ）を比較すると分かるよ
うにピックアップコイルが発生するパルスからＴ、ｔＴ
＊りは遅延されたパルス信号となる。
回路の一例を示した回路構成図である。シ瓢ミツトトリ
ガ８は、第４図へ）Ｋ示したピックアップコイルから発
生されるパルスが入力されると、このパルスを第４図（
ロ）のＳＩＫ示す如く波形整形して、これをフリップフ
ロップ９のセット端子８１に出力する。一方、フリップ
フロップ１００セツト端子５２ｔｉ、インバータ１１に
よりシエミットトリガ１が発生したノぞルスの反転パル
ス（第４図（ロ）の８２に示す）が入力される。７リツ
ゾフロツゾ９ｙｌＯＦｉ第４図但）で示したパルスの立
上りでセットされ、第４図（Ｑ、（２）で示す如く、出
力端子Ｑ”］、？：￥２の出力はローレベルとなる。今
、フリップフロップ９の出力端子Ｑの出力がローレベル
となると、これがベースに入力されるトランジスタ１２
けオフとなる。このトランジスタ１２がオフした瞬間よ
り、電圧Ｖｃｃから抵抗′ＢＪ１、可変抵抗ＶＲＩ全通
してコンデンサＣ１へ充電電流が流れ、コンデンサＣ１
の端子電圧Ｖｌｉｊ第４図０））で示した如くシだいに
上昇する。このコンデンサＣ１の端子電圧■１はオペア
ンプ１３の正入力端子に印加され、■１がオペアンプ１
３の負入力端子に与えられている基準電圧ＶＲｅｆ ｔ
−越えると、このオペアンプ１３の出力は第４図（ト）
で示す如くハイレベルとなる。この信号がフリップフロ
ップ９のリセット端子Ｒ８Ｉに加えられ、このフリップ
フロップ９をリセットする。すると、フリップフロップ
９の出力端子ζ］の出力は再びハイレベルとなり、トラ
ンジスタ１２１ｔオンとなり、このため、オペアンプ１
３の出力は再びローレベルとなる０次に、フリップフロ
ップ１０のセット端子Ｓ２に第４９但）の８２で示した
シｊＬミツトトリガ１の出力パルスの立上り部が入力さ
れると、このフリップ７０ツゾ１０がセットされ、出力
端子ｑ１の出力は第４図（ト）で示す如くローレベルと
なる。すると、この出力端子り１の出力がペースに入力
されているトランジスタ１４がオフとなり、電圧Ｖｃｃ
から抵抗Ｒ２，可変抵抗”Ｂ２全通してコンデンサＣ２
に充電電流が流れる。するとコンデンサＣ２の端子電圧
Ｖ２Ｆｉ第４図Ｇ）Ｋ示す如くしだいに上昇する。この
端子電圧ｖ２はオペアンプ１５の正入力端子に印加され
、■２がオペアンプ１５の負入力端子に与えられている
基準電圧Ｖｋｆを越えると、このオペアンプ１５の出力
は第４図１で示す如くハイレベルとなり、この信号がフ
リップフロップ１０のリセット端子Ｒ８２へ入力される
。これによりフリップフロップ１０はリセットされ、出
力端子り１の出力は、ハイレベルとなる。このため、ト
ランジスタ１４はオンとなり、オペアンプ１５の出力は
ローレベルとなる。結局、以上のことが繰り返され、フ
リップフロップ１６のセット端子Ｓとリセット端子Ｒ８
にｉｔ第第４閲■Ｉで示された信号が入力され、このフ
リップフロップの出力端子Ｑからは第４図（Ｉ）で示し
たＲＦＳＷ、ｅシス１００が得られる。この用釣Ｗパル
ス１００は第４図（５）と（Ｉ）を比較すると分かるよ
うにピックアップコイルが発生するパルスからＴ、ｔＴ
＊りは遅延されたパルス信号となる。
列って、可変抵抗”ＶＲＩ 、”凪２を調整することＫ
よりコンデンサＣ１，Ｃ２に対する充電時間を変えて、
前記遅延時間ＴＩ、Ｔｌを調整することＫより、マグネ
ット１．２の機械的取付誤差により生じるビデオスイッ
チング位置の誤差を調整し、ビデオスイッチング位置が
マスタテープの垂直同期信号前縁よシフ±２Ｈとなる企
画を満たすように設定される。但しＨｉｌｌ水平同期信
号期間を示すものとする。
よりコンデンサＣ１，Ｃ２に対する充電時間を変えて、
前記遅延時間ＴＩ、Ｔｌを調整することＫより、マグネ
ット１．２の機械的取付誤差により生じるビデオスイッ
チング位置の誤差を調整し、ビデオスイッチング位置が
マスタテープの垂直同期信号前縁よシフ±２Ｈとなる企
画を満たすように設定される。但しＨｉｌｌ水平同期信
号期間を示すものとする。
上記のような従来のスイッチング位置調整回路では、例
えば一般的な２ヘツドの場合だと、２種類のビデオヘッ
ＰＦｃ対応するパルスがそれぞれ別個の２つの遅延回路
（コンデンサＣ１，Ｃ２で代表される）を通る構成を有
し、それぞれの遅延回路の可変抵抗ＶＲＩ 、 ＶＢ２
を調整すること罠より、スイッチング位置の調整がなさ
れる。このため、調整箇所が２箇所となると共に２つの
遅延回路を必要とするための部品点数が多くなる欠点が
あった。
えば一般的な２ヘツドの場合だと、２種類のビデオヘッ
ＰＦｃ対応するパルスがそれぞれ別個の２つの遅延回路
（コンデンサＣ１，Ｃ２で代表される）を通る構成を有
し、それぞれの遅延回路の可変抵抗ＶＲＩ 、 ＶＢ２
を調整すること罠より、スイッチング位置の調整がなさ
れる。このため、調整箇所が２箇所となると共に２つの
遅延回路を必要とするための部品点数が多くなる欠点が
あった。
本発明の目的は、上記の欠点に鑑み、調整箇所が少なく
且つ部品点数の少ないビデオスイッチン！位置調整回路
を提供することにある。
且つ部品点数の少ないビデオスイッチン！位置調整回路
を提供することにある。
本発明は、所定のタイミングでセット、リセットされる
第１、第２のフリップフロップのリセット信号の一方を
セット端子へ、他方をリセット端子へ入力する第３のフ
リップフロップが出力するパルス信号のタイミン／を調
整スるモノにオイテ、唯一のコンデンサを有する時定数
回路を用いて、第１、第２のフリップフロップからの出
力信号を遅延させ、それぞれの出力信号に対応した２個
のリセット信号を得る構成とすることＫより、上記目的
を達成するものである。
第１、第２のフリップフロップのリセット信号の一方を
セット端子へ、他方をリセット端子へ入力する第３のフ
リップフロップが出力するパルス信号のタイミン／を調
整スるモノにオイテ、唯一のコンデンサを有する時定数
回路を用いて、第１、第２のフリップフロップからの出
力信号を遅延させ、それぞれの出力信号に対応した２個
のリセット信号を得る構成とすることＫより、上記目的
を達成するものである。
次に本発明の原理について説明する。回転ヘラｒ型ＶＴ
Ｒ（ビデオテープレコーダ）においては、第１図に示し
た如くビデオヘッドの角度割θｈは極めて厳密に１８０
度に設定されている。従って、ビデオヘッド１、ビデオ
ヘッド２のスイッチング位置は、第１図で示したビデオ
ヘラｒ１とマグネット３０角＆θ１、ビデオヘッド２と
マグネット５０角度θ２のばらつき及び回路ばらつきに
よる誤差だけを有することＫなる。ところで、前記角度
θ１．θ２のばらつきは金型精度により１１とんど決ま
ってしまい、±０．１６６度程度の範回礼納められてい
る。即ち、これを時間軸に換算すると、±更■旦讃Ｘ１
６．６８（μｓ）＃±１５．４（μＳ）の誤差ｉｓｏ匍 しか生じないことになる。このことは、回路系のばらつ
きが完全になくなれば、第り図ｎ、 （Ｆ）で示した遅
延時間Ｔ＋、Ｔｓｔ−等しくできることを意味し、これ
ら遅延時間を同時に変化させて、他のテープ走行条件に
よる誤差を吸収するための最適遅延時間を得れば良いこ
とになる。また、遅延時間ＴＩ。
Ｒ（ビデオテープレコーダ）においては、第１図に示し
た如くビデオヘッドの角度割θｈは極めて厳密に１８０
度に設定されている。従って、ビデオヘッド１、ビデオ
ヘッド２のスイッチング位置は、第１図で示したビデオ
ヘラｒ１とマグネット３０角＆θ１、ビデオヘッド２と
マグネット５０角度θ２のばらつき及び回路ばらつきに
よる誤差だけを有することＫなる。ところで、前記角度
θ１．θ２のばらつきは金型精度により１１とんど決ま
ってしまい、±０．１６６度程度の範回礼納められてい
る。即ち、これを時間軸に換算すると、±更■旦讃Ｘ１
６．６８（μｓ）＃±１５．４（μＳ）の誤差ｉｓｏ匍 しか生じないことになる。このことは、回路系のばらつ
きが完全になくなれば、第り図ｎ、 （Ｆ）で示した遅
延時間Ｔ＋、Ｔｓｔ−等しくできることを意味し、これ
ら遅延時間を同時に変化させて、他のテープ走行条件に
よる誤差を吸収するための最適遅延時間を得れば良いこ
とになる。また、遅延時間ＴＩ。
Ｔ２のアンバランス度はＶＴＲ現行規格では±２Ｈ（約
１３０μ秒）の許容値が与えられているため、遅延時間
を設定し且つこれを調整する時定数回路は１つ忙でもビ
デオスイッチング位置の誤差を十分調整することができ
ることになる。本発明は上記のことに着目してなされた
ものである。
１３０μ秒）の許容値が与えられているため、遅延時間
を設定し且つこれを調整する時定数回路は１つ忙でもビ
デオスイッチング位置の誤差を十分調整することができ
ることになる。本発明は上記のことに着目してなされた
ものである。
以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。第５図は本発明のビ
デオスイッチング位貢調整回路の一実施例を示した回路
構成図である。シ＾ミツトトリガ回路８Ｖｉ、第６図（
５）で示したピックアップコイルから発生されるパルス
が入力されると、これを波形整形してフリップフロップ
９のセット端子Ｓ１に直接出力すると共に、インバータ
１１を通した反転出力を７リツプフロツゾ１００セツト
端子８２に出力する。フリップフロップ９がセットされ
ると、その出力端子Ｑｌの出力はローレベルとなり、こ
れがベースに入力されているトランジスタ１２ヲオフと
する。この時、フリップフロップ１０はリセットされて
いるため、その出力端子Ｑ２の出力はハイレベルとなっ
ており、これがベースに入力されているトランジスタ１
４けオンとなりている。このため、電圧ｖＯから抵抗几
１、コンデンサＣ，）ランジスタ１４を通して電流が流
れ、コンデンサＣが充電される。この時のコンデンサＣ
の端子電圧■ｌＦｉ第６図第６示鋤如く上昇し、この端
子電圧ＶＩＦｉオペアンプ１３の正入力端子に印加され
る。Ｖｌがオペアンプ１３の負入力端子に与えられてい
る基準電圧ＶＲｅｆを越えると、このオペアンプ１３の
出力がハイレベルとなシ、これが７リツプフロツプ９の
リセット端子μｓ１に与えられ、このフリップフロップ
９をリセットする。このフリップフロップ９がリセット
されるとその出力端子Ｑ １ Ｆ）出力Ｈハイレベルと
なってトランジスタ１２をオンとし、オペアンプ１３の
出力をローレベルとする。従って、この時のフリップフ
ロップ９の出力端子り］の出力は第６図但）で示した如
くなり、遅延時間は次式で示されるものが得られる。
付して図面を参照しつつ説明する。第５図は本発明のビ
デオスイッチング位貢調整回路の一実施例を示した回路
構成図である。シ＾ミツトトリガ回路８Ｖｉ、第６図（
５）で示したピックアップコイルから発生されるパルス
が入力されると、これを波形整形してフリップフロップ
９のセット端子Ｓ１に直接出力すると共に、インバータ
１１を通した反転出力を７リツプフロツゾ１００セツト
端子８２に出力する。フリップフロップ９がセットされ
ると、その出力端子Ｑｌの出力はローレベルとなり、こ
れがベースに入力されているトランジスタ１２ヲオフと
する。この時、フリップフロップ１０はリセットされて
いるため、その出力端子Ｑ２の出力はハイレベルとなっ
ており、これがベースに入力されているトランジスタ１
４けオンとなりている。このため、電圧ｖＯから抵抗几
１、コンデンサＣ，）ランジスタ１４を通して電流が流
れ、コンデンサＣが充電される。この時のコンデンサＣ
の端子電圧■ｌＦｉ第６図第６示鋤如く上昇し、この端
子電圧ＶＩＦｉオペアンプ１３の正入力端子に印加され
る。Ｖｌがオペアンプ１３の負入力端子に与えられてい
る基準電圧ＶＲｅｆを越えると、このオペアンプ１３の
出力がハイレベルとなシ、これが７リツプフロツプ９の
リセット端子μｓ１に与えられ、このフリップフロップ
９をリセットする。このフリップフロップ９がリセット
されるとその出力端子Ｑ １ Ｆ）出力Ｈハイレベルと
なってトランジスタ１２をオンとし、オペアンプ１３の
出力をローレベルとする。従って、この時のフリップフ
ロップ９の出力端子り］の出力は第６図但）で示した如
くなり、遅延時間は次式で示されるものが得られる。
次に、フリップフロップ１ｏがセットされてその出力端
子ｎの出力がハイレベルとなると、トランジスタ１４が
オフとなる。この時フリップフロップ９はリセットされ
ているためトランジスタ１２＃：ｔオンである。従って
、電圧ＶＯから抵抗Ｒ２、コンデンサＣ，）ランラスタ
１２全通して電流が流れ、コンデンサＣが充電される。
子ｎの出力がハイレベルとなると、トランジスタ１４が
オフとなる。この時フリップフロップ９はリセットされ
ているためトランジスタ１２＃：ｔオンである。従って
、電圧ＶＯから抵抗Ｒ２、コンデンサＣ，）ランラスタ
１２全通して電流が流れ、コンデンサＣが充電される。
この時のコンデンサＣの端子電圧■２は第６１但）で示
す如く上昇し、これがオペアンプ１５の正入力端子に印
加される。
す如く上昇し、これがオペアンプ１５の正入力端子に印
加される。
コンデンサＣの端子電圧Ｖ２がオペアンプ１５の負入力
端子に与えられている基準電圧ＶＲｅｆを越えると、オ
ペアンプ１５の出方はハイレベルトナリ、これが７リツ
プフロツゾ１０のリセット端子ＲＢ２に入力されて、こ
のフリップフロップ１０をリセットする。すると、フリ
ップフロップ１０の出力端子ｑの出力はハイレベルとな
シ、トランジスタ１４をオンとしオペアンプ１５の出力
をローレベルとする。
端子に与えられている基準電圧ＶＲｅｆを越えると、オ
ペアンプ１５の出方はハイレベルトナリ、これが７リツ
プフロツゾ１０のリセット端子ＲＢ２に入力されて、こ
のフリップフロップ１０をリセットする。すると、フリ
ップフロップ１０の出力端子ｑの出力はハイレベルとな
シ、トランジスタ１４をオンとしオペアンプ１５の出力
をローレベルとする。
このような動作によってフリップフロップ１０の出力端
子Ｑ２の出力は第６図０で示す如くなり、以下の式で示
される遅延時間Ｔ！が得られる。
子Ｑ２の出力は第６図０で示す如くなり、以下の式で示
される遅延時間Ｔ！が得られる。
フリップフロップ１６のセット端子Ｓ、Ｖ＊ット端子Ｒ
８Ｋはそれぞれオペアンプ１３．１５から出力されるリ
セット信号が入力され、しかも上記動作が繰返されるこ
とにより、このフリップフロップ１６の出力端子Ｑから
は第６図Ｖ）で示すようなＲ，ＦＳＷノぐルス１００が
得られる。
８Ｋはそれぞれオペアンプ１３．１５から出力されるリ
セット信号が入力され、しかも上記動作が繰返されるこ
とにより、このフリップフロップ１６の出力端子Ｑから
は第６図Ｖ）で示すようなＲ，ＦＳＷノぐルス１００が
得られる。
ここで、上記遅延時間Ｔ、とＴ２が等しくなるためには
、（１）、 （２１式より几１＝Ｒ２であれば良い。従
って、第６図Ｇ３）、（Ｑで示されるパルスのスイッチ
ング位ｆｆｉは第１図に示したマグネット１，２の取付
精度（θ１．θ２） と抵抗Ｒ，１，Ｒ２のばらつきの
みに依存する。ところで、マグネットの取付誤差は±０
．１６６度で時間にして±１５μＳ１抵抗Ｒ１，Ｒ２の
ばらつきが±５１ｓで時間圧して±３７μｓ（遅延時間
Ｔ１のセンタ約７５０μｓを得る場合）であるため、最
悪の場合でも時間にして１５＋ ３７＝ ５２μｓ（約
１水平同期信号期間）となり、許容範囲である±２水平
同期信号期間内に誤差を十分抑え込むことが可能となっ
ている。従って、第５図の回路によって、はぼデユーテ
ィ１対１のＲＦ ＳＷ、＃ルス１００１することができ
る。なお、電圧ｖｏＶｉ可変抵抗■Ｒの両端にかかって
いる電圧Ｖｃｃ １ ｒ Ｖｃｃ ２を調整して得られ
るため、このｖＯの値が抵抗Ｒｔ、Ｒ２の値に影響され
ないようＫするため、可変抵抗■几の値は十分率さいも
のを用いることが必要である。また、第５図の回路にお
いてダイオードＤＩ、Ｄ２Ｕ）ランジスタ１２．１４が
オンオフする時に生ずる負パルスを吸収するために挿入
されている。
、（１）、 （２１式より几１＝Ｒ２であれば良い。従
って、第６図Ｇ３）、（Ｑで示されるパルスのスイッチ
ング位ｆｆｉは第１図に示したマグネット１，２の取付
精度（θ１．θ２） と抵抗Ｒ，１，Ｒ２のばらつきの
みに依存する。ところで、マグネットの取付誤差は±０
．１６６度で時間にして±１５μＳ１抵抗Ｒ１，Ｒ２の
ばらつきが±５１ｓで時間圧して±３７μｓ（遅延時間
Ｔ１のセンタ約７５０μｓを得る場合）であるため、最
悪の場合でも時間にして１５＋ ３７＝ ５２μｓ（約
１水平同期信号期間）となり、許容範囲である±２水平
同期信号期間内に誤差を十分抑え込むことが可能となっ
ている。従って、第５図の回路によって、はぼデユーテ
ィ１対１のＲＦ ＳＷ、＃ルス１００１することができ
る。なお、電圧ｖｏＶｉ可変抵抗■Ｒの両端にかかって
いる電圧Ｖｃｃ １ ｒ Ｖｃｃ ２を調整して得られ
るため、このｖＯの値が抵抗Ｒｔ、Ｒ２の値に影響され
ないようＫするため、可変抵抗■几の値は十分率さいも
のを用いることが必要である。また、第５図の回路にお
いてダイオードＤＩ、Ｄ２Ｕ）ランジスタ１２．１４が
オンオフする時に生ずる負パルスを吸収するために挿入
されている。
本実施例によれば、１つのコンデンサＣＫよって形成さ
れる１つの時定数回路を有し、この時定数回路の時定数
Ｔ＋ （＝Ｔｚ ）を可変抵抗■１を調整する（電圧Ｖ
Ｏを変化させる）ことにより変化させて、デー−ティ１
対１のＲＦＳＷノルス１００の発生タイミングを調整す
ることができるため、調整箇所を少なくして調整を容易
とすることができると共に１部品点数を減少させて装置
を安価とすることができる。
れる１つの時定数回路を有し、この時定数回路の時定数
Ｔ＋ （＝Ｔｚ ）を可変抵抗■１を調整する（電圧Ｖ
Ｏを変化させる）ことにより変化させて、デー−ティ１
対１のＲＦＳＷノルス１００の発生タイミングを調整す
ることができるため、調整箇所を少なくして調整を容易
とすることができると共に１部品点数を減少させて装置
を安価とすることができる。
なお、上記実施例では、回転ディスク［２個のビデオヘ
ラｌ′を搭載したビデオテープレコーダのビデオスイッ
チング位置の補正罠ついて説明したが、２個以上のビデ
オヘッドのスイッチングに関しても本発明を同様に適用
して同も■の効果を得ることができる。
ラｌ′を搭載したビデオテープレコーダのビデオスイッ
チング位置の補正罠ついて説明したが、２個以上のビデ
オヘッドのスイッチングに関しても本発明を同様に適用
して同も■の効果を得ることができる。
以上記述した如く本発明のビデオスイッチング位置調整
回路によれば、ただ１つの時定数回路を備え、この時定
数回路の時定数を調整することによりビデオスイッチン
グ位置を調整する構成とすることＫより、調整箇所を少
なくシ、且つ部品点数を削減し得る効果がある。
回路によれば、ただ１つの時定数回路を備え、この時定
数回路の時定数を調整することによりビデオスイッチン
グ位置を調整する構成とすることＫより、調整箇所を少
なくシ、且つ部品点数を削減し得る効果がある。
第１図は従来のビデオヘラｒとマグネットの取付位置関
係の一例を示した図、第２図は従来のピックアップフィ
ルの取付位置の一例を示した図、第３図は従来のビデオ
スイッチング位置調整回路の一例を示した回路構成図、
第４１’ｌは第３図の動作波形タイミングチャート図、
第５図は本発明のビデオスイッチング位置調整回路の一
実施例を示した回路構成図、第６図は第５図の回路の動
作波形タイミングチャート図である。 ８・・・シエミットトリガ ９ 、１０．１６・・・フ
リップフロップ １１・・・インノ々−夕 １２．１４
・・・トランジスタ １３．１５・・・オペアンプ Ｃ
・・・コンデンサＤＩ、Ｄ２・・・ダイオ−）”Ｒ１，
Ｒ２・・・抵抗ＶＢ・・・可変抵抗 代理人 弁理士 則 近 憲 佑 第１図 第２図 第３図 第４図
係の一例を示した図、第２図は従来のピックアップフィ
ルの取付位置の一例を示した図、第３図は従来のビデオ
スイッチング位置調整回路の一例を示した回路構成図、
第４１’ｌは第３図の動作波形タイミングチャート図、
第５図は本発明のビデオスイッチング位置調整回路の一
実施例を示した回路構成図、第６図は第５図の回路の動
作波形タイミングチャート図である。 ８・・・シエミットトリガ ９ 、１０．１６・・・フ
リップフロップ １１・・・インノ々−夕 １２．１４
・・・トランジスタ １３．１５・・・オペアンプ Ｃ
・・・コンデンサＤＩ、Ｄ２・・・ダイオ−）”Ｒ１，
Ｒ２・・・抵抗ＶＢ・・・可変抵抗 代理人 弁理士 則 近 憲 佑 第１図 第２図 第３図 第４図
Claims (1)
- 所定のタイミングでセット、リセットされる第１、第２
のフリップフロップのリセット信号の一方をセット端子
へ、他方をリセット端子へ入力する第３のフリップフロ
ップが出力する／ｅルス信号のタイミングを調整するも
のにおいて、唯一のコンデンサを有する時定数回路を用
いて、第１、第２のフリップフロップからの出力信号を
遅延させ、それぞれの出力信号に対応した２個のリセッ
ト信号を得ることを特徴とするビデオスイッチング位置
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8393984A JPS60229261A (ja) | 1984-04-27 | 1984-04-27 | ビデオスイツチング位置調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8393984A JPS60229261A (ja) | 1984-04-27 | 1984-04-27 | ビデオスイツチング位置調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229261A true JPS60229261A (ja) | 1985-11-14 |
Family
ID=13816554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8393984A Pending JPS60229261A (ja) | 1984-04-27 | 1984-04-27 | ビデオスイツチング位置調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133381A (ja) * | 1986-11-25 | 1988-06-06 | Teac Co | テープレコーダ |
-
1984
- 1984-04-27 JP JP8393984A patent/JPS60229261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133381A (ja) * | 1986-11-25 | 1988-06-06 | Teac Co | テープレコーダ |
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