JPH0770546B2 - ＧａＡｓ電界効果型トランジスタの製造方法 - Google Patents
ＧａＡｓ電界効果型トランジスタの製造方法Info
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- JPH0770546B2 JPH0770546B2 JP1326316A JP32631689A JPH0770546B2 JP H0770546 B2 JPH0770546 B2 JP H0770546B2 JP 1326316 A JP1326316 A JP 1326316A JP 32631689 A JP32631689 A JP 32631689A JP H0770546 B2 JPH0770546 B2 JP H0770546B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、化合物半導体GaAsを用いた電界効果型トラン
ジスタの製造方法に関するものである。
ジスタの製造方法に関するものである。
従来の技術 GaAsを半導体として用いたショットキゲート型電界効果
トランジスタ（以下MESFETと略す）は、従来のSiFETに
比して高速、低消費電力という利点を持ち、デジタルお
よびアナログICの両分野で期待されている。特に、半絶
縁性GaAs基板に、イオン注入法を用いてFETを形成する
方法は、均一な特性のFETの製造が容易で、最近では、
ソース抵抗等の寄生抵抗を低減することが可能な高融点
金属ゲートを用いたセルフアライメント型FETが開発さ
れ高性能化が計られている。
トランジスタ（以下MESFETと略す）は、従来のSiFETに
比して高速、低消費電力という利点を持ち、デジタルお
よびアナログICの両分野で期待されている。特に、半絶
縁性GaAs基板に、イオン注入法を用いてFETを形成する
方法は、均一な特性のFETの製造が容易で、最近では、
ソース抵抗等の寄生抵抗を低減することが可能な高融点
金属ゲートを用いたセルフアライメント型FETが開発さ
れ高性能化が計られている。
発明が解決しようとする課題 しかし、こうした従来のGaAsMESFETでは、低周波（特に
200MHz以下）の領域でノイズが増大し、この低周波領域
を帯域とするアナログICへの応用が難しかった。
200MHz以下）の領域でノイズが増大し、この低周波領域
を帯域とするアナログICへの応用が難しかった。
課題を解決するための手段 本発明は上記の問題に鑑みなされたもので、GaAsFETの
製造において、ゲート電極を形成し、GaAs表面を露出さ
せる工程と、前記GaAs表面を硫酸アンモニウムを含む溶
液中で処理し、前記GaAs表面にＳ原子付着層を形成する
工程と、前記Ｓ原子付着層上に、絶縁膜を形成する工程
とを含むGaAs電界効果型トランジスタの製造方法とする
ものである。
製造において、ゲート電極を形成し、GaAs表面を露出さ
せる工程と、前記GaAs表面を硫酸アンモニウムを含む溶
液中で処理し、前記GaAs表面にＳ原子付着層を形成する
工程と、前記Ｓ原子付着層上に、絶縁膜を形成する工程
とを含むGaAs電界効果型トランジスタの製造方法とする
ものである。
作用 本発明によればGaAs表面を硫化アンモニウムで処理する
ことによりＳ（イオウ）原子でGaAs表面をパッシベーシ
ョンし、低周波でのノイズの元となる表面順位密度を低
減し、ノイズ特性を改善したGaAsFETを得ることができ
るものである。
ことによりＳ（イオウ）原子でGaAs表面をパッシベーシ
ョンし、低周波でのノイズの元となる表面順位密度を低
減し、ノイズ特性を改善したGaAsFETを得ることができ
るものである。
実施例 以下、高融点金属ゲートを用いたセルフアライメント型
FETを例にとって説明する。第１図（ａ）に示すよう
に、半絶縁性GaAs基板１の所定の領域に、フォトレジス
ト膜2AをマスクとしてSi29イオンを加速電圧30KeV,ドー
ズ８×1012cm-2注入してチャンネル領域となるウエル層
３を形成する。次にフォトレジスト膜2Aを除去後、同図
（ｂ）に示すように、スパッタ法を用いて、WSiN（2000
Å）/TaN（500Å）/Au（4000Å）の３層膜4Aを形成す
る。次に、同図（ｃ）に示すように、所定の領域にフォ
トレジスト膜2Bをマスクとして、Arイオンミリングと、
CF4/O2混合ガスの異方性プラズマエッチングを行ない、
３層膜4Aの一部からなるショットキーゲート電極４を形
成する。次に、フォトレジスト膜2Bを除去後、同図
（ｄ）に示すように、所定の領域を再びフォトレジスト
膜2Cをマスクとして、Si29イオンを50KeV,5×1012cm-2
の条件で注入して、ソース，ドレインの一部となるｎ′
層５を形成する。次にフォトレジスト膜2Cを除去後、同
図（ｅ）に示すように全面に、SiO2膜６（2500Å）を形
成した後、所定の領域にフォトレジスト膜2Dをマスクと
して、SiO2膜を通してSi28イオンを160KeV,5×1013cm-2
の条件で注入してソース，ドレインの一部となるn+層８
を形成する。
FETを例にとって説明する。第１図（ａ）に示すよう
に、半絶縁性GaAs基板１の所定の領域に、フォトレジス
ト膜2AをマスクとしてSi29イオンを加速電圧30KeV,ドー
ズ８×1012cm-2注入してチャンネル領域となるウエル層
３を形成する。次にフォトレジスト膜2Aを除去後、同図
（ｂ）に示すように、スパッタ法を用いて、WSiN（2000
Å）/TaN（500Å）/Au（4000Å）の３層膜4Aを形成す
る。次に、同図（ｃ）に示すように、所定の領域にフォ
トレジスト膜2Bをマスクとして、Arイオンミリングと、
CF4/O2混合ガスの異方性プラズマエッチングを行ない、
３層膜4Aの一部からなるショットキーゲート電極４を形
成する。次に、フォトレジスト膜2Bを除去後、同図
（ｄ）に示すように、所定の領域を再びフォトレジスト
膜2Cをマスクとして、Si29イオンを50KeV,5×1012cm-2
の条件で注入して、ソース，ドレインの一部となるｎ′
層５を形成する。次にフォトレジスト膜2Cを除去後、同
図（ｅ）に示すように全面に、SiO2膜６（2500Å）を形
成した後、所定の領域にフォトレジスト膜2Dをマスクと
して、SiO2膜を通してSi28イオンを160KeV,5×1013cm-2
の条件で注入してソース，ドレインの一部となるn+層８
を形成する。
次にフォトレジスト膜2Dを除去後、同図（ｆ）に示すよ
うに、アルシン雰囲気中で800℃,15分間アニールを行な
いイオン注入層を活性化させる。次に同図（ｇ）に示す
ようにSiO2膜６の所定の領域をフォトレジスト膜をマス
クとしてフッ酸系のエッチング液で開口した後、AuGeを
蒸着後、リフトオフして430℃,3分間の熱処理を行ない
ソース電極7,ドレイン電極８を形成する。次に同図
（ｈ）に示すように、SiO2膜６をフッ酸系のエッチング
液を用いて除去しGaAs基板１の表面を露出させ、硫化ア
ンモニウム〔(NH4)2SX〕の水溶液中で、１時間浸透させ
て後水洗し、GaAs表面に、Ｓ原子付着層９を形成する。
次に同図（ｉ）に示すように、再び低温（450℃以下）
でたとえば光CVD法を用いてSiO2膜10を堆積してFETを完
成させるものである。
うに、アルシン雰囲気中で800℃,15分間アニールを行な
いイオン注入層を活性化させる。次に同図（ｇ）に示す
ようにSiO2膜６の所定の領域をフォトレジスト膜をマス
クとしてフッ酸系のエッチング液で開口した後、AuGeを
蒸着後、リフトオフして430℃,3分間の熱処理を行ない
ソース電極7,ドレイン電極８を形成する。次に同図
（ｈ）に示すように、SiO2膜６をフッ酸系のエッチング
液を用いて除去しGaAs基板１の表面を露出させ、硫化ア
ンモニウム〔(NH4)2SX〕の水溶液中で、１時間浸透させ
て後水洗し、GaAs表面に、Ｓ原子付着層９を形成する。
次に同図（ｉ）に示すように、再び低温（450℃以下）
でたとえば光CVD法を用いてSiO2膜10を堆積してFETを完
成させるものである。
第２図は第１図に示した、本発明の製造方法による硫酸
アンモニウムの水溶液浸透の処理を施したFETと従来の
処理をしていないFETのノイズ指数の周波数依存性を示
したものである。FETのゲート長は１μm,ゲート幅は600
μm,しきい値電圧は、−0.9Vである。同図より本発明の
製造方法によるFETは、従来の製造方法によるFETに比し
て、低周波側（特に200MHz以下）の領域でノイズ指数が
激減していることがわかる。これは、硫酸アンモニウム
溶液浸透処理によりGaAs表面にＳ原子付着層を形成し、
表面に多数存在しているダングリングボンドを減少さ
せ、低周波でのノイズの原因となる表面準位密度を低減
し、ノイズ特性が改善されたためである。以上の説明
で、硫酸アンモニウム処理後の絶縁膜堆積の温度があま
り高くなると、付着したＳ原子が絶縁膜堆積前に蒸発す
る恐れがあり、450℃以下が望ましい。また、オーミッ
ク電極形成前にGaAs表面を露出させた後、硫酸アンモニ
ウム処理を適用しても同様であることはいうまでもな
い。なお以上の説明では、(NH4)2Sxを用いる処理につい
て述べたが、(NH4)2Sを用いる溶液についても同様であ
ることはいうまでもない。又、イオン注入法で活性層を
形成するプロセスについて述べたが、エピタキシャル層
を用いてFETを製造するプロセスについても適用できる
ことはいうまでもない。
アンモニウムの水溶液浸透の処理を施したFETと従来の
処理をしていないFETのノイズ指数の周波数依存性を示
したものである。FETのゲート長は１μm,ゲート幅は600
μm,しきい値電圧は、−0.9Vである。同図より本発明の
製造方法によるFETは、従来の製造方法によるFETに比し
て、低周波側（特に200MHz以下）の領域でノイズ指数が
激減していることがわかる。これは、硫酸アンモニウム
溶液浸透処理によりGaAs表面にＳ原子付着層を形成し、
表面に多数存在しているダングリングボンドを減少さ
せ、低周波でのノイズの原因となる表面準位密度を低減
し、ノイズ特性が改善されたためである。以上の説明
で、硫酸アンモニウム処理後の絶縁膜堆積の温度があま
り高くなると、付着したＳ原子が絶縁膜堆積前に蒸発す
る恐れがあり、450℃以下が望ましい。また、オーミッ
ク電極形成前にGaAs表面を露出させた後、硫酸アンモニ
ウム処理を適用しても同様であることはいうまでもな
い。なお以上の説明では、(NH4)2Sxを用いる処理につい
て述べたが、(NH4)2Sを用いる溶液についても同様であ
ることはいうまでもない。又、イオン注入法で活性層を
形成するプロセスについて述べたが、エピタキシャル層
を用いてFETを製造するプロセスについても適用できる
ことはいうまでもない。
発明の効果 以上述べたように、硫酸アンモニウム溶液でGaAs表面を
浸透処理を行なった後、絶縁膜を形成することによりGa
As表面に多数存在して低周波でのノイズの原因となるダ
ングリングボンドに起因する表面準位密度をＳ原子の付
着により減少させ、ノイズ特性を改善することが可能と
なり、高性能なGaAsFETを得ることが可能となるもので
ある。
浸透処理を行なった後、絶縁膜を形成することによりGa
As表面に多数存在して低周波でのノイズの原因となるダ
ングリングボンドに起因する表面準位密度をＳ原子の付
着により減少させ、ノイズ特性を改善することが可能と
なり、高性能なGaAsFETを得ることが可能となるもので
ある。
第１図は本発明の一実施例のGaAsMESFETの製造方法を示
す工程図、第２図は本発明の製造方法と従来の製造方法
によるGaAsMESFETのノイズ特性の周波数依存性を示す図
である。 １……GaAs基板、３……ウエル層、４……ゲート電極、
９……Si原子付着層。
す工程図、第２図は本発明の製造方法と従来の製造方法
によるGaAsMESFETのノイズ特性の周波数依存性を示す図
である。 １……GaAs基板、３……ウエル層、４……ゲート電極、
９……Si原子付着層。
Claims (1)
- 【請求項１】ゲート電極を形成し、GaAs表面を露出させ
る工程と、 前記GaAs表面を硫酸アンモニウムを含む溶液中で処理
し、前記GaAs表面にＳ原子付着層を形成する工程と、 前記Ｓ原子付着層上に、絶縁膜を形成する工程とを含む
ことを特徴とするGaAs電界効果型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326316A JPH0770546B2 (ja) | 1989-12-15 | 1989-12-15 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326316A JPH0770546B2 (ja) | 1989-12-15 | 1989-12-15 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185843A JPH03185843A (ja) | 1991-08-13 |
| JPH0770546B2 true JPH0770546B2 (ja) | 1995-07-31 |
Family
ID=18186404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326316A Expired - Lifetime JPH0770546B2 (ja) | 1989-12-15 | 1989-12-15 | ＧａＡｓ電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514606A (en) * | 1994-07-05 | 1996-05-07 | Motorola | Method of fabricating high breakdown voltage FETs |
-
1989
- 1989-12-15 JP JP1326316A patent/JPH0770546B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| APPLIED PHYSICS LETTERS=1989 * |
| JAPANESE JOURNAL OF APPLIED PHYSICS=1988 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03185843A (ja) | 1991-08-13 |
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