JPH0770601B2 - マスタースライス方式の半導体装置 - Google Patents
マスタースライス方式の半導体装置Info
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- JPH0770601B2 JPH0770601B2 JP1150190A JP15019089A JPH0770601B2 JP H0770601 B2 JPH0770601 B2 JP H0770601B2 JP 1150190 A JP1150190 A JP 1150190A JP 15019089 A JP15019089 A JP 15019089A JP H0770601 B2 JPH0770601 B2 JP H0770601B2
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- bonding
- pad
- electrode pad
- semiconductor device
- master slice
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- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数種のパッケージに収納されるアセンブリ
・マスタースライス方式の半導体装置に係り、特に電極
パッドに対してボンディング・ワイヤを接続する際に特
定種のパッケージに適合した電極パッドの識別が容易に
行えるマスタースライス方式の半導体装置に関する。
・マスタースライス方式の半導体装置に係り、特に電極
パッドに対してボンディング・ワイヤを接続する際に特
定種のパッケージに適合した電極パッドの識別が容易に
行えるマスタースライス方式の半導体装置に関する。
（従来の技術） 半導体集積回路装置（以下、LSIと称する）の開発効率
及び生産効率を向上させる１つの手法としてアセンブリ
・マスタースライス方式のLSIが知られている。この方
式は、予め半導体チップ上にトランジスタやゲート回路
等の基本単位を数多く形成しておき、製造工程の最終段
階で、任意に形成された配線形成用のマスクを用いて基
本単位間の配線を形成することにより、所望の機能を持
つLSIを短期間で製造するものである。
及び生産効率を向上させる１つの手法としてアセンブリ
・マスタースライス方式のLSIが知られている。この方
式は、予め半導体チップ上にトランジスタやゲート回路
等の基本単位を数多く形成しておき、製造工程の最終段
階で、任意に形成された配線形成用のマスクを用いて基
本単位間の配線を形成することにより、所望の機能を持
つLSIを短期間で製造するものである。
ところで、このアセンブリ・マスタースライス方式で製
造されるLSI、例えば1M（１メガ）バイトまたは4Mバイ
トのDRAM（ダイナミック・ランダム・アクセス・メモ
リ）は、DIP（Dual In−line Package）タイプ、SOJ（S
mall Out−line Jlead）タイプ、ZIP（Zigzag In−line
Package）タイプ等、種々のパッケージに収納できるよ
うに、ボンディングパッドと称される電極パッドもマス
タースライス方式によって形成される。すなわち、予め
複数種のパッケージに適合する位置に同一外観形状のボ
ンディングパッドを形成し、その上に絶縁膜等からなる
表面保護膜を堆積し、その後、複数種のパッケージに適
合する共通のマスクを用いて前記すべてのボンディング
パッド位置の表面保護膜にボンディング用の開口部を開
口するものである。この後は、収納すべきパッケージに
適合した電極パッドのみがボンディングワイヤを用いて
インナーリードと称されるリード電極と結線される。従
って、この種のLSIでは、リード電極と結線されるボン
ディングパッドの他に結線されないボンディングパッド
も存在する。
造されるLSI、例えば1M（１メガ）バイトまたは4Mバイ
トのDRAM（ダイナミック・ランダム・アクセス・メモ
リ）は、DIP（Dual In−line Package）タイプ、SOJ（S
mall Out−line Jlead）タイプ、ZIP（Zigzag In−line
Package）タイプ等、種々のパッケージに収納できるよ
うに、ボンディングパッドと称される電極パッドもマス
タースライス方式によって形成される。すなわち、予め
複数種のパッケージに適合する位置に同一外観形状のボ
ンディングパッドを形成し、その上に絶縁膜等からなる
表面保護膜を堆積し、その後、複数種のパッケージに適
合する共通のマスクを用いて前記すべてのボンディング
パッド位置の表面保護膜にボンディング用の開口部を開
口するものである。この後は、収納すべきパッケージに
適合した電極パッドのみがボンディングワイヤを用いて
インナーリードと称されるリード電極と結線される。従
って、この種のLSIでは、リード電極と結線されるボン
ディングパッドの他に結線されないボンディングパッド
も存在する。
第４図はZIPタイプパッケージの従来のLSIの平面図であ
る。パッケージ11に封止されたチップ12の周辺部には、
予め複数種のパッケージに適合する位置に複数のボンデ
ィングパッド13が設けられているが、このZIPタイプの
パッケージの場合には図示のようにチップ12の３辺に設
けられているボンディングパッド13がボンディングワイ
ヤ14を用いてインナーリード15と結線される。
る。パッケージ11に封止されたチップ12の周辺部には、
予め複数種のパッケージに適合する位置に複数のボンデ
ィングパッド13が設けられているが、このZIPタイプの
パッケージの場合には図示のようにチップ12の３辺に設
けられているボンディングパッド13がボンディングワイ
ヤ14を用いてインナーリード15と結線される。
第５図はSOJタイプパッケージの従来のLSIの平面図であ
る。このSOJタイプのパッケージの場合には図示のよう
に主にチップ12の対向する２辺に設けられているボンデ
ィングパッド13がボンディングワイヤ14を用いてインナ
ーリード15と結線される。
る。このSOJタイプのパッケージの場合には図示のよう
に主にチップ12の対向する２辺に設けられているボンデ
ィングパッド13がボンディングワイヤ14を用いてインナ
ーリード15と結線される。
第６図は上記第４図に示すZIPタイプのLSI及び第５図に
示すSOJタイプのLSIで共通に使用されるチップ12を抜き
出して示す平面図である。図中、右下がりの斜線を施し
た領域ＡはZIPタイプ用のパッド領域であり、左下がり
の斜線を施した領域ＢはSOJタイプ用のパッド領域であ
る。図示のように両領域Ａ、Ｂは一部で重なり合ってい
る。
示すSOJタイプのLSIで共通に使用されるチップ12を抜き
出して示す平面図である。図中、右下がりの斜線を施し
た領域ＡはZIPタイプ用のパッド領域であり、左下がり
の斜線を施した領域ＢはSOJタイプ用のパッド領域であ
る。図示のように両領域Ａ、Ｂは一部で重なり合ってい
る。
ところで、上記のボンディング作業はセルフ・ティーチ
ング（Self Teaching）方式のボンディング装置を使用
して行われることが多い。この方式はオペレータがパッ
ドとインナーリードの位置を顕微鏡により観察し、さら
にボンディング位置図を参照しながらボンディング位置
をボンディング装置に設定するものである。
ング（Self Teaching）方式のボンディング装置を使用
して行われることが多い。この方式はオペレータがパッ
ドとインナーリードの位置を顕微鏡により観察し、さら
にボンディング位置図を参照しながらボンディング位置
をボンディング装置に設定するものである。
（発明が解決しようとする課題） しかしながら従来では、チップ上に複数種のパッケージ
に適合する位置に同一外観形状のボンディングパッドを
設けるようにしているので、オペレータが顕微鏡下で、
ボンディングを要するパッドとそうでないパッドとを識
別する際に誤りが生じ易い。
に適合する位置に同一外観形状のボンディングパッドを
設けるようにしているので、オペレータが顕微鏡下で、
ボンディングを要するパッドとそうでないパッドとを識
別する際に誤りが生じ易い。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ボンディングを要するパッドとそう
でないパッドとを容易に識別することができるマスター
スライス方式の半導体装置を提供することにある。
あり、その目的は、ボンディングを要するパッドとそう
でないパッドとを容易に識別することができるマスター
スライス方式の半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のマスタースライス方式の半導体装置は、リー
ド電極との結線を要する電極パッドは平面形状が略方形
が導電体層の露出表面で構成され、リード電極と結線し
ない電極パッドは平面形状の略方形であるがその周縁部
のみに前記導電体層の表面が露出しそれ以外は前記導電
体層の下層の絶縁体層の露出表面で構成したことを特徴
としており、半導体チップを収納するパッケージに応じ
て電極パッドの外観形状を変えるようにしている。
ド電極との結線を要する電極パッドは平面形状が略方形
が導電体層の露出表面で構成され、リード電極と結線し
ない電極パッドは平面形状の略方形であるがその周縁部
のみに前記導電体層の表面が露出しそれ以外は前記導電
体層の下層の絶縁体層の露出表面で構成したことを特徴
としており、半導体チップを収納するパッケージに応じ
て電極パッドの外観形状を変えるようにしている。
（作用） この発明の半導体装置では、半導体チップ上に設けられ
た電極パッドのうち、パッケージの種類によって、ボン
ディングを要するパッドとボンディングしないパッドと
の形状を異ならせ、オペレーターにボンディングするパ
ッドであるか否かを容易に識別させるとともに、結線し
ない電極パッドに誤ってボンディングしたときに、周縁
部以外の絶縁体層の露出表面により電気的に不完全な接
続となるようにする。
た電極パッドのうち、パッケージの種類によって、ボン
ディングを要するパッドとボンディングしないパッドと
の形状を異ならせ、オペレーターにボンディングするパ
ッドであるか否かを容易に識別させるとともに、結線し
ない電極パッドに誤ってボンディングしたときに、周縁
部以外の絶縁体層の露出表面により電気的に不完全な接
続となるようにする。
（実施例） この発明に係るマスタースライス方式の半導体装置は、
半導体チップ上、複数種のパッケージに適合する位置に
ボンディングパッドを形成しておき、その上に表面保護
膜を堆積後、複数種のパッケージに適合する共通のマス
クを用いて前記すべての電極パッド位置の表面保護膜に
ボンディング用の開口部を開口し、特定種のパッケージ
に前記半導体チップを収納する際には、必要な電極パッ
ドのみをインナーリードと結線することにより製造する
ものであるが、チップを収納するパッケージの種類に応
じて、インナーリードとの結線を要するボンディングパ
ッドとそうでないボンディングパッドとの外観形状を異
ならせるようにしたものである。
半導体チップ上、複数種のパッケージに適合する位置に
ボンディングパッドを形成しておき、その上に表面保護
膜を堆積後、複数種のパッケージに適合する共通のマス
クを用いて前記すべての電極パッド位置の表面保護膜に
ボンディング用の開口部を開口し、特定種のパッケージ
に前記半導体チップを収納する際には、必要な電極パッ
ドのみをインナーリードと結線することにより製造する
ものであるが、チップを収納するパッケージの種類に応
じて、インナーリードとの結線を要するボンディングパ
ッドとそうでないボンディングパッドとの外観形状を異
ならせるようにしたものである。
次に、図面を参照してこの発明を実施例により説明す
る。第１図（ａ）はこの発明の一実施例に係る半導体装
置の構成を示す平面図であり、ある１つの種類のパッケ
ージに収納されるべき半導体チップを示している。上述
したように半導体チップ１上には複数のボンディングパ
ッドが設けられるが、ボンディングワイヤが接続される
ボンディングパッド２と、ボンディングワイヤが接続さ
れないボンディングパッド３とは、それぞれの外観形状
が異なるように構成されている。
る。第１図（ａ）はこの発明の一実施例に係る半導体装
置の構成を示す平面図であり、ある１つの種類のパッケ
ージに収納されるべき半導体チップを示している。上述
したように半導体チップ１上には複数のボンディングパ
ッドが設けられるが、ボンディングワイヤが接続される
ボンディングパッド２と、ボンディングワイヤが接続さ
れないボンディングパッド３とは、それぞれの外観形状
が異なるように構成されている。
第１図（ｂ）はこの発明の他の実施例に係る半導体装置
の構成を示す平面図であり、上記とは異なる種類のパッ
ケージに収納されるべき半導体チップを示している。こ
の実施例の場合にも半導体チップ１上には複数のボンデ
ィングパッドが設けられるが、ボンディングワイヤが接
続されるボンディングパッド２と、ボンディングワイヤ
が接続されないボンディングパッド３とは、それぞれの
外観形状が異なるように構成されている。
の構成を示す平面図であり、上記とは異なる種類のパッ
ケージに収納されるべき半導体チップを示している。こ
の実施例の場合にも半導体チップ１上には複数のボンデ
ィングパッドが設けられるが、ボンディングワイヤが接
続されるボンディングパッド２と、ボンディングワイヤ
が接続されないボンディングパッド３とは、それぞれの
外観形状が異なるように構成されている。
第２図はボンディングワイヤが接続される上記ボンディ
ングパッド２の詳細な構成を示す図であり、第２図
（ａ）は平面図、第２図（ｂ）は同図（ａ）のＡ−Ａ′
線に沿った断面図である。また、第３図はボンディング
ワイヤが接続されない上記ボンディングパッド３の詳細
な構成を示す図であり、第３図（ａ）は平面図、第３図
（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。
ングパッド２の詳細な構成を示す図であり、第２図
（ａ）は平面図、第２図（ｂ）は同図（ａ）のＡ−Ａ′
線に沿った断面図である。また、第３図はボンディング
ワイヤが接続されない上記ボンディングパッド３の詳細
な構成を示す図であり、第３図（ａ）は平面図、第３図
（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。
第２図及び第３図において、４は半導体チップの表面上
に設けられたシリコン酸化膜等からなる層間絶縁膜であ
る。この層間絶縁膜４上には例えばアルミニウム等から
なる導電体層を全面に体積し、さらにこれをパターニン
グすることによって形成されるボンディングパッド５が
形成されている。そして、上記ボンディングパッド５を
含む全面にはPSG（Pospho−Silicate Glass）、PSiN（P
lasma Silicon Nitride）等の絶縁膜からなるパッシベ
ーション膜６が堆積されており、このパッシベーション
膜６に対し、複数種のパッケージに適合する共通のマス
クを用いたPEP（Photo Engraving Process）工程により
すべてのボンディングパッド位置にボンディング用の開
口部７が形成されている。そして、ボンディングワイヤ
が接続されるボンディングパッドは、平面形状が第２図
に示すように略方形となるように構成されるのに対し、
ボンディングワイヤが接続されないボンディングパッド
は、平面形状が第３図に示すように中空部８を有する略
方形となるように構成され、この中空部８から下層の層
間絶縁膜４が露出する状態になる。
に設けられたシリコン酸化膜等からなる層間絶縁膜であ
る。この層間絶縁膜４上には例えばアルミニウム等から
なる導電体層を全面に体積し、さらにこれをパターニン
グすることによって形成されるボンディングパッド５が
形成されている。そして、上記ボンディングパッド５を
含む全面にはPSG（Pospho−Silicate Glass）、PSiN（P
lasma Silicon Nitride）等の絶縁膜からなるパッシベ
ーション膜６が堆積されており、このパッシベーション
膜６に対し、複数種のパッケージに適合する共通のマス
クを用いたPEP（Photo Engraving Process）工程により
すべてのボンディングパッド位置にボンディング用の開
口部７が形成されている。そして、ボンディングワイヤ
が接続されるボンディングパッドは、平面形状が第２図
に示すように略方形となるように構成されるのに対し、
ボンディングワイヤが接続されないボンディングパッド
は、平面形状が第３図に示すように中空部８を有する略
方形となるように構成され、この中空部８から下層の層
間絶縁膜４が露出する状態になる。
このように、ボンディングワイヤが接続されるボンディ
ングパッドと、ボンディングワイヤが接続されないボン
ディングパッドとはその外観形状が互いに異なるように
構成されている。このため、セルフ・ティーチング方式
のボンディング装置を使用してボンディング作業を行う
際に、オペレーターが顕微鏡下でボンディングが必要な
パッドとそうでないパッドとを容易に識別することがで
き、パッドの識別誤りが生じにくくなる。
ングパッドと、ボンディングワイヤが接続されないボン
ディングパッドとはその外観形状が互いに異なるように
構成されている。このため、セルフ・ティーチング方式
のボンディング装置を使用してボンディング作業を行う
際に、オペレーターが顕微鏡下でボンディングが必要な
パッドとそうでないパッドとを容易に識別することがで
き、パッドの識別誤りが生じにくくなる。
しかも、仮にオペレータが誤ったパッドの識別を行な
い、その後、ボンディング装置により、接続の必要のな
いボンディングパッドに対してボンディングワイヤの接
続作業が行われたとしても、このボンディングパッドの
形状は第３図に示すように中空部８から下層の層間絶縁
膜４が露出した状態になっているため、ワイヤの接続状
態は不完全なものとなる。従って、ボンディング作業の
後に通常行われるボンディング精度試験の際に、この部
分を不良として検出することができるという利点もあ
る。
い、その後、ボンディング装置により、接続の必要のな
いボンディングパッドに対してボンディングワイヤの接
続作業が行われたとしても、このボンディングパッドの
形状は第３図に示すように中空部８から下層の層間絶縁
膜４が露出した状態になっているため、ワイヤの接続状
態は不完全なものとなる。従って、ボンディング作業の
後に通常行われるボンディング精度試験の際に、この部
分を不良として検出することができるという利点もあ
る。
上記第２図及び第３図に示すボンディングパッドはそれ
ぞれ次のようにして形成される。まず、半導体チップの
表面上に層間絶縁膜４を堆積する。次にこの層間絶縁膜
４上にはアルミニウム層を真空蒸着法により全面に堆積
し、パッケージの種類に応じたマスクを用いてパターニ
ングすることによって、第２図、第３図のような形状の
ボンディングパッドを同時に形成する。続いて全面にパ
ッシベーション膜６を堆積し、次にすべてのパッケージ
に共通のマスクを用いた選択エッチング法により、各ボ
ンディングパッド位置にボンディング用の開口部７を形
成する。
ぞれ次のようにして形成される。まず、半導体チップの
表面上に層間絶縁膜４を堆積する。次にこの層間絶縁膜
４上にはアルミニウム層を真空蒸着法により全面に堆積
し、パッケージの種類に応じたマスクを用いてパターニ
ングすることによって、第２図、第３図のような形状の
ボンディングパッドを同時に形成する。続いて全面にパ
ッシベーション膜６を堆積し、次にすべてのパッケージ
に共通のマスクを用いた選択エッチング法により、各ボ
ンディングパッド位置にボンディング用の開口部７を形
成する。
なお、ボンディングされるか否かの識別が容易にできる
パッドの形状は上記実施例のみならず、種々の方法が考
えられることはいうまでもない。また、上記実施例では
ボンディングされるパッドとされないパッドとはパッド
開口用のマスクを共用してパッシベーション膜を開口す
るように説明したが、それぞれ異なるパッド開口用のマ
スクを用いてもよい。これにより、少なくともオペレー
ターが容易に識別できるパッドの形状を形成することに
より、オペレーターが見誤ることはない。
パッドの形状は上記実施例のみならず、種々の方法が考
えられることはいうまでもない。また、上記実施例では
ボンディングされるパッドとされないパッドとはパッド
開口用のマスクを共用してパッシベーション膜を開口す
るように説明したが、それぞれ異なるパッド開口用のマ
スクを用いてもよい。これにより、少なくともオペレー
ターが容易に識別できるパッドの形状を形成することに
より、オペレーターが見誤ることはない。
［発明の効果］ 以上説明したようにこの発明によれば、ボンディングを
要するパッドとそうでないパッドとを容易に識別するこ
とができるマスタースライス方式の半導体装置を提供す
ることがである。
要するパッドとそうでないパッドとを容易に識別するこ
とができるマスタースライス方式の半導体装置を提供す
ることがである。
第１図（ａ）及び（ｂ）はそれぞれこの発明の一実施例
による構成を示す平面図、第２図（ａ）及び（ｂ）、第
３図（ａ）及び（ｂ）はそれぞれ第１図内の一部の構成
を示す平面図並びにＡ−Ａ′断面図とＢ−Ｂ′断面図、
第４図及び第５図はアセンブリ・マスタースライスLSI
で製造される従来の半導体チップの構成を示す平面図、
第６図は第４図及び第５図でそれぞれ使用される電極パ
ッドの領域を示す平面図である。 １……半導体チップ、2,3,5……ボンディングパッド、
４……層間絶縁膜、６……パッシベーション膜、７……
開口部、８……中空部。
による構成を示す平面図、第２図（ａ）及び（ｂ）、第
３図（ａ）及び（ｂ）はそれぞれ第１図内の一部の構成
を示す平面図並びにＡ−Ａ′断面図とＢ−Ｂ′断面図、
第４図及び第５図はアセンブリ・マスタースライスLSI
で製造される従来の半導体チップの構成を示す平面図、
第６図は第４図及び第５図でそれぞれ使用される電極パ
ッドの領域を示す平面図である。 １……半導体チップ、2,3,5……ボンディングパッド、
４……層間絶縁膜、６……パッシベーション膜、７……
開口部、８……中空部。
Claims (1)
- 【請求項１】半導体チップ上で複数種のパッケージに適
合する位置に電極パッドを形成し、全面に表面保護膜を
堆積し、その後、複数種のパッケージに適合する共通の
マスクを用いて前記すべての電極パッド位置の表面保護
膜にボンディング用の開口部を開口し、特定種のパッケ
ージに前記半導体チップを収納する際には必要な電極パ
ッドのみをリード電極と結線するようにしたマスタース
ライス方式の半導体装置において、 平面形状が略方形で導電体層の露出表面で構成された前
記リード電極との結線を要する第１の電極パッドと、 平面形状が略方形でその周縁部のみに前記導電体層の表
面が露出しそれ以外は前記導電体層の下層の絶縁体層の
露出表面で構成された前記リード電極と結線を要しない
第２の電極パッドと を具備したことを特徴とするマスタースライス方式の半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150190A JPH0770601B2 (ja) | 1989-06-13 | 1989-06-13 | マスタースライス方式の半導体装置 |
| DE69028150T DE69028150T2 (de) | 1989-06-13 | 1990-04-19 | Masterslice-Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| EP90107407A EP0402592B1 (en) | 1989-06-13 | 1990-04-19 | Master slice semiconductor device and method of forming it |
| KR1019900008665A KR930009806B1 (ko) | 1989-06-13 | 1990-06-13 | 마스터-슬라이스방식의 반도체장치 |
| US07/819,666 US5194931A (en) | 1989-06-13 | 1992-01-13 | Master slice semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150190A JPH0770601B2 (ja) | 1989-06-13 | 1989-06-13 | マスタースライス方式の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314259A JPH0314259A (ja) | 1991-01-22 |
| JPH0770601B2 true JPH0770601B2 (ja) | 1995-07-31 |
Family
ID=15491484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150190A Expired - Fee Related JPH0770601B2 (ja) | 1989-06-13 | 1989-06-13 | マスタースライス方式の半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0402592B1 (ja) |
| JP (1) | JPH0770601B2 (ja) |
| KR (1) | KR930009806B1 (ja) |
| DE (1) | DE69028150T2 (ja) |
Families Citing this family (2)
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| US5397202A (en) * | 1993-11-03 | 1995-03-14 | E. I. Du Pont De Nemours And Company | Anchor bolt installation method |
Family Cites Families (3)
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|---|---|---|---|---|
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