JPH077264B2 - ビツトマツプデイスプレイのラスタ演算制御方式 - Google Patents
ビツトマツプデイスプレイのラスタ演算制御方式Info
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- JPH077264B2 JPH077264B2 JP61152559A JP15255986A JPH077264B2 JP H077264 B2 JPH077264 B2 JP H077264B2 JP 61152559 A JP61152559 A JP 61152559A JP 15255986 A JP15255986 A JP 15255986A JP H077264 B2 JPH077264 B2 JP H077264B2
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- 238000000034 method Methods 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビツトマツプ表示方式に関し、特に、ラスタ
演算制御方式に関する。
演算制御方式に関する。
従来の技術 ビツトマツプ表示方式では表示用メモリ内のある矩形領
域Ａを他の領域Ｂへ転送する際、転送先のメモリデータ
すなわち領域Ｂの元データとある種のブール代数演算を
施こすことによりカーソル表示や複数領域のオーバラツ
プ表示等を行つている。この場合、転送は一般にワード
単位で次の４つのシーケンスを１サイクルとし転送元の
領域Ａのデータ長分繰返し実行される。
域Ａを他の領域Ｂへ転送する際、転送先のメモリデータ
すなわち領域Ｂの元データとある種のブール代数演算を
施こすことによりカーソル表示や複数領域のオーバラツ
プ表示等を行つている。この場合、転送は一般にワード
単位で次の４つのシーケンスを１サイクルとし転送元の
領域Ａのデータ長分繰返し実行される。
、領域Ａのデータを１ワードリードして記憶。
、領域Ｂのデータを１ワードリードして記憶。
、記憶しておいた領域ＡとＢのデータを演算。
、演算結果を領域Ｂへライトする。
発明が解決しようとする問題点 上述した従来のラスタ演算方式では、１ワード毎の転送
は必ず４つの動作で実行されている。
は必ず４つの動作で実行されている。
しかしながら、領域Ａのデータと、領域Ｂのデータ及び
演算の種類によつては転送先領域Ｂの元データと演算結
果、すなわち領域Ｂへの更新データとが一致するワード
が存在する場合がある。この場合には、更新データの領
域Ｂへの書込み動作は不要である。したがつて、従来方
式ではこの無意味な動作に時間を消費しているという欠
点がある。
演算の種類によつては転送先領域Ｂの元データと演算結
果、すなわち領域Ｂへの更新データとが一致するワード
が存在する場合がある。この場合には、更新データの領
域Ｂへの書込み動作は不要である。したがつて、従来方
式ではこの無意味な動作に時間を消費しているという欠
点がある。
本発明は従来の上記事情に鑑みてなされたものであり、
従つて本発明の目的は従来の技術に内在する上記欠点を
解消することを可能としたビツトマツプデイスプレイの
新規なラスタ演算制御方式を提供することにある。
従つて本発明の目的は従来の技術に内在する上記欠点を
解消することを可能としたビツトマツプデイスプレイの
新規なラスタ演算制御方式を提供することにある。
問題点を解決するための手段 上記目的を達成する為に、本発明に係るラスタ演算制御
方式は、転送先の元データとラスタ演算後の転送データ
とを比較する比較手段を備えて構成され、その比較手段
の比較結果によつて転送先へのデータ書込み動作を実行
するか否かを切換えることを特徴としている。すなわ
ち、両者のデータが一致した場合は転送先へのデータ書
込みを省略し、両者のデータが一致しない場合にのみデ
ータ書込みを実行する。
方式は、転送先の元データとラスタ演算後の転送データ
とを比較する比較手段を備えて構成され、その比較手段
の比較結果によつて転送先へのデータ書込み動作を実行
するか否かを切換えることを特徴としている。すなわ
ち、両者のデータが一致した場合は転送先へのデータ書
込みを省略し、両者のデータが一致しない場合にのみデ
ータ書込みを実行する。
実施例 以下に、本発明をその好ましい一実施例について図面を
参照して具体的に説明する。
参照して具体的に説明する。
第１図は本発明の一実施例を示すブロツク構成図であ
る。第２図は第１図における状態制御回路12の動作を示
す動作フローチャートである。
る。第２図は第１図における状態制御回路12の動作を示
す動作フローチャートである。
次にこの一実施例の回路構成を第１図にもとづいて説明
する。本発明の一実施例は、転送データを記憶するデー
タレジスタ１と、転送先データを記憶するデータレジス
タ２と、ALU3と、ALU3の演算結果を記憶するデータレジ
スタ４と、コンパレータ５と、状態制御回路12とを備え
る。
する。本発明の一実施例は、転送データを記憶するデー
タレジスタ１と、転送先データを記憶するデータレジス
タ２と、ALU3と、ALU3の演算結果を記憶するデータレジ
スタ４と、コンパレータ５と、状態制御回路12とを備え
る。
データ入出力端子６はデータレジスタ１の入力と、デー
タレジスタ２の入力と、データレジスタ４の出力とにデ
ータ線７で接続される。ALU3の一方の入力はデータレジ
スタ１の出力と接続線８で接続され、又、他方の入力は
データレジスタ２の出力と接続線９で接続される。ALU3
の出力はデータレジスタ４の入力及びコンパレータ５の
一方の入力に接続線10で接続される。コンパレータ５の
他方の入力は接続線９にてデータレジスタ２の出力と接
続される。コンパレータ５の出力は接続線11で状態制御
回路12に接地される。
タレジスタ２の入力と、データレジスタ４の出力とにデ
ータ線７で接続される。ALU3の一方の入力はデータレジ
スタ１の出力と接続線８で接続され、又、他方の入力は
データレジスタ２の出力と接続線９で接続される。ALU3
の出力はデータレジスタ４の入力及びコンパレータ５の
一方の入力に接続線10で接続される。コンパレータ５の
他方の入力は接続線９にてデータレジスタ２の出力と接
続される。コンパレータ５の出力は接続線11で状態制御
回路12に接地される。
次に、この実施例の動作を第１図と第２図及び第３図に
もとづき説明する。第３図は本発明の一実施例を用いて
ビツトマツプ表示方式の表示用メモリの矩形領域を他の
領域へ転送する場合の一動作例を示す図である。第３図
で示す例では、８ビツト×８ビツトの矩形領域Ａのデー
タを画面に水平方向に１ワード（８ビツト）単位に切り
出し、これを単位とし８回領域Ｂに転送する。この転送
の際に、１ワード毎に転送先の領域Ｂの元データとオア
演算を施す。この第３図で示した例の転送を第１図の実
施例で実行した場合の動作について以下説明する。
もとづき説明する。第３図は本発明の一実施例を用いて
ビツトマツプ表示方式の表示用メモリの矩形領域を他の
領域へ転送する場合の一動作例を示す図である。第３図
で示す例では、８ビツト×８ビツトの矩形領域Ａのデー
タを画面に水平方向に１ワード（８ビツト）単位に切り
出し、これを単位とし８回領域Ｂに転送する。この転送
の際に、１ワード毎に転送先の領域Ｂの元データとオア
演算を施す。この第３図で示した例の転送を第１図の実
施例で実行した場合の動作について以下説明する。
先ず、状態制御回路12の制御のもとに表示用メモリの領
域Ａの最初の１ワードをリードする。このデータはデー
タ入出力端子６に与えられ、接続線７を介してデータレ
ジスタ１に記憶される。これは第２図で示すS1の動作状
態である。次に、表示用メモリの領域Ｂの最初の１ワー
ドをリードする。このデータは、同様にデータ入出力端
子６に与えられ、接続線７を介してデータレジスタ２に
記憶される。これは第２図のS2の動作状態である。次
に、データレジスタ１のデータとデータレジスタ２のデ
ータとをALU3にてオア演算を施こし、その演算結果を、
データレジスタ４に記憶すると同時に、ALU3の出力を転
送先（領域Ｂ）の元データを記憶しているデータレジス
タ２の出力とをコンパレータ５にて比較する。このコン
パレータ５は２つの入力が等しいときに出力を“1"にす
るように動作する。ここで状態制御回路にはコンパレー
タ５の出力を接続線11を介して調べ（これは第２図の動
作状態である）、コンパレータ５の出力が“0"ならばデ
ータレジスタ４のデータをＢ領域の最初の１ワードの位
置に書き込む。これは第２図のS4の動作状態である。一
方、コンパレータ５の出力が“1"ならば、データレジス
タ４の表示用メモリへのデータ書き込み動作すなわちS4
の動作状態を省略する。これで、最初の１ワードについ
ての１サイクル動作が終了したことになる。次に２ワー
ド目以降も同様に領域Ａのデータが終了するまで（第３
図の場合８回）前記動作が繰返えされる。
域Ａの最初の１ワードをリードする。このデータはデー
タ入出力端子６に与えられ、接続線７を介してデータレ
ジスタ１に記憶される。これは第２図で示すS1の動作状
態である。次に、表示用メモリの領域Ｂの最初の１ワー
ドをリードする。このデータは、同様にデータ入出力端
子６に与えられ、接続線７を介してデータレジスタ２に
記憶される。これは第２図のS2の動作状態である。次
に、データレジスタ１のデータとデータレジスタ２のデ
ータとをALU3にてオア演算を施こし、その演算結果を、
データレジスタ４に記憶すると同時に、ALU3の出力を転
送先（領域Ｂ）の元データを記憶しているデータレジス
タ２の出力とをコンパレータ５にて比較する。このコン
パレータ５は２つの入力が等しいときに出力を“1"にす
るように動作する。ここで状態制御回路にはコンパレー
タ５の出力を接続線11を介して調べ（これは第２図の動
作状態である）、コンパレータ５の出力が“0"ならばデ
ータレジスタ４のデータをＢ領域の最初の１ワードの位
置に書き込む。これは第２図のS4の動作状態である。一
方、コンパレータ５の出力が“1"ならば、データレジス
タ４の表示用メモリへのデータ書き込み動作すなわちS4
の動作状態を省略する。これで、最初の１ワードについ
ての１サイクル動作が終了したことになる。次に２ワー
ド目以降も同様に領域Ａのデータが終了するまで（第３
図の場合８回）前記動作が繰返えされる。
これら一連の動作を第２図にもとづきまとめると、転送
先（領域Ｂ）の元データ（データレジスタ２）とラスタ
演算後の出力（ALU3の出力）とが一致した場合には、S1
→S2→S3とサイクルが進行し、S1〜S3の３タイミングで
１ワードの処理が終了する。一方両者が一致しない場合
には、S1→S2→S3→S4とサイクルが信行し、S1〜S4の４
タイミングで１ワードの処理が終了する。
先（領域Ｂ）の元データ（データレジスタ２）とラスタ
演算後の出力（ALU3の出力）とが一致した場合には、S1
→S2→S3とサイクルが進行し、S1〜S3の３タイミングで
１ワードの処理が終了する。一方両者が一致しない場合
には、S1→S2→S3→S4とサイクルが信行し、S1〜S4の４
タイミングで１ワードの処理が終了する。
第４図は第３図の動作におけるデータの変化についての
詳細を示している。図からも明らかなように、実行後で
示した斜線部のデータが更新されたデータ（４ワード）
で、斜線がない部分のデータ（４ワード）は変更前と変
更後が同じために更新されなかつたデータである。従つ
て、この８ビソト×８ビツトの矩形領域の転送に要する
全時間は次のようになる。
詳細を示している。図からも明らかなように、実行後で
示した斜線部のデータが更新されたデータ（４ワード）
で、斜線がない部分のデータ（４ワード）は変更前と変
更後が同じために更新されなかつたデータである。従つ
て、この８ビソト×８ビツトの矩形領域の転送に要する
全時間は次のようになる。
３（タイミング／ワード）×４（ワード） ＋４（タイミング／ワード）×４（ワード） ＝28（タイミング） 一方、本発明を実施しない場合には全てのワードに対し
て４タイミングを要するので、同様に８ビツト×８ビツ
トの矩形領域の転送に要する全時間は次のようになる。
て４タイミングを要するので、同様に８ビツト×８ビツ
トの矩形領域の転送に要する全時間は次のようになる。
４（タイミング／ワード）×８（ワード） ＝32（タイミング） 従つて、第３図で示した矩形転送を実行した場合に本発
明を実施することにより、32−28＝４（タイミング）速
度が改善されたことになる。
明を実施することにより、32−28＝４（タイミング）速
度が改善されたことになる。
発明の効果 以上説明したように、本発明によれば、転送先の元デー
タとラスタ演算後の転送データとを比較し、両者が一致
した場合、すなわち、転送先のデータを更新する必要の
ない場合には転送先へのデータ書込み動作を省略するこ
とにより、ラスタ演算制御におけるデータ転送速度を見
かけ上向上させる効果が得られる。
タとラスタ演算後の転送データとを比較し、両者が一致
した場合、すなわち、転送先のデータを更新する必要の
ない場合には転送先へのデータ書込み動作を省略するこ
とにより、ラスタ演算制御におけるデータ転送速度を見
かけ上向上させる効果が得られる。
第１図は本発明の一実施例を示すブロツク構成図、第２
図は第１図における状態制御回路の動作を示す動作フロ
ーチヤート、第３図は本発明を用いて表示用メモリの矩
形転送を実行した場合の動作概念図、第４図は第３図に
おけるデータの変化についての詳細図である。 1,2,4……レジスタ、３……ALU、５……コンパレータ、
６……データ入出力端子、12……状態制御回路
図は第１図における状態制御回路の動作を示す動作フロ
ーチヤート、第３図は本発明を用いて表示用メモリの矩
形転送を実行した場合の動作概念図、第４図は第３図に
おけるデータの変化についての詳細図である。 1,2,4……レジスタ、３……ALU、５……コンパレータ、
６……データ入出力端子、12……状態制御回路
Claims (1)
- 【請求項１】ビツトマツプ表示方式のデイスプレイにお
いて、表示用メモリ内の矩形領域のデータを複数ビツト
単位で区切つて他の表示領域へ転送する際、転送先のメ
モリデータとブール代数演算を施こしデータ転送を行う
ビツトマツプ表示方式のデイスプレイにおけるラスタ演
算制御において、転送先の元データとラスタ演算後の転
送データとを比較する比較手段を有し、この比較手段の
比較結果によつて転送先へのデータ書込み動作を実行す
るか否かを切換えることを特徴とするビツトマツプデイ
スプレイラスタ演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152559A JPH077264B2 (ja) | 1986-06-28 | 1986-06-28 | ビツトマツプデイスプレイのラスタ演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152559A JPH077264B2 (ja) | 1986-06-28 | 1986-06-28 | ビツトマツプデイスプレイのラスタ演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638694A JPS638694A (ja) | 1988-01-14 |
| JPH077264B2 true JPH077264B2 (ja) | 1995-01-30 |
Family
ID=15543123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152559A Expired - Fee Related JPH077264B2 (ja) | 1986-06-28 | 1986-06-28 | ビツトマツプデイスプレイのラスタ演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077264B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231593A (ja) * | 1983-06-14 | 1984-12-26 | ダイキン工業株式会社 | カラ−ｃｒｔデイスプレイ装置 |
-
1986
- 1986-06-28 JP JP61152559A patent/JPH077264B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638694A (ja) | 1988-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |