JPH077343B2 - マイクロコンピュ−タ - Google Patents
マイクロコンピュ−タInfo
- Publication number
- JPH077343B2 JPH077343B2 JP60042183A JP4218385A JPH077343B2 JP H077343 B2 JPH077343 B2 JP H077343B2 JP 60042183 A JP60042183 A JP 60042183A JP 4218385 A JP4218385 A JP 4218385A JP H077343 B2 JPH077343 B2 JP H077343B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- signal
- rom
- program
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、顧客のプログラムが格納されたROMを備えた
マイクロコンピュータに関する。
マイクロコンピュータに関する。
従来、この種のマイクロコンピュータの試験は、マイク
ロコンピュータを試験状態に切り換え、外部からマイク
ロコンピュータの試験状態時の入力端子により命令を入
力しその応答を期待値と比較する機能試験と、顧客のプ
ログラムが格納されているROMの各アドレスの情報をコ
ンピュータの端子より出力し、予め顧客のプログラムを
基にして作った期待値情報と比較するROM内容確認試験
からなる。
ロコンピュータを試験状態に切り換え、外部からマイク
ロコンピュータの試験状態時の入力端子により命令を入
力しその応答を期待値と比較する機能試験と、顧客のプ
ログラムが格納されているROMの各アドレスの情報をコ
ンピュータの端子より出力し、予め顧客のプログラムを
基にして作った期待値情報と比較するROM内容確認試験
からなる。
機能試験において入力される命令はマイクロコンピュー
タを製造するメーカ側で作られるので命令のシーケンス
は限定されてしまうのに対して、ROMに格納される顧客
のプログラムによる命令シーケンスは無数にある。ROM
内容確認試験ではROMに顧客の命令が正しくROMに格納さ
れたかどうかを確認するだけで、顧客のプログラムが正
確にマイクロコンピュータを動かすかどうかは確認でき
ない。
タを製造するメーカ側で作られるので命令のシーケンス
は限定されてしまうのに対して、ROMに格納される顧客
のプログラムによる命令シーケンスは無数にある。ROM
内容確認試験ではROMに顧客の命令が正しくROMに格納さ
れたかどうかを確認するだけで、顧客のプログラムが正
確にマイクロコンピュータを動かすかどうかは確認でき
ない。
このために、従来のマイクロコンピュータではメーカ側
で行った試験では良品となるが、実装の状態では命令の
組み合せに起因する不良のため正しく動作しない場合が
あった。
で行った試験では良品となるが、実装の状態では命令の
組み合せに起因する不良のため正しく動作しない場合が
あった。
本発明の目的は、ROMに格納されている顧客のプログラ
ムが正しくコンピュータを動作させるかどうかを確認す
ることができるマイクロコンピュータを提供することで
ある。
ムが正しくコンピュータを動作させるかどうかを確認す
ることができるマイクロコンピュータを提供することで
ある。
本発明は、マイクロコンピュータの機能確認試験時に、
前記ROMから分岐命令、スキップ命令、レジスタおよび
／またはメモリへのデータ設定命令が読出された場合に
これら命令を無視する手段を備えたことを特徴とする。
前記ROMから分岐命令、スキップ命令、レジスタおよび
／またはメモリへのデータ設定命令が読出された場合に
これら命令を無視する手段を備えたことを特徴とする。
したがって、顧客のプログラムにループがあったとき、
ループが無視され、さらにプログラムの条件によって実
行されないスキップ命令の次の命令も実行でき、これに
よりROMに格納されたプログラムによる命令は０番地か
ら順に最後の番地まで実行され、顧客のプログラムによ
る命令シーケンス毎にマイクロコンピュータの機能が確
認できる。
ループが無視され、さらにプログラムの条件によって実
行されないスキップ命令の次の命令も実行でき、これに
よりROMに格納されたプログラムによる命令は０番地か
ら順に最後の番地まで実行され、顧客のプログラムによ
る命令シーケンス毎にマイクロコンピュータの機能が確
認できる。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるマイクロコンピュータの一実施例
の要部ブロック図である。
の要部ブロック図である。
ROM1には顧客のプログラムが格納されている。アドレス
デコーダ３はプログラムカウンタ２のカウント値をデコ
ードしてROM1のアドレスを発生する。インストラクショ
ンデコーダ５はデータバス４を通してROM1から読出され
た命令をデコードし分岐命令の場合にはロード信号S
1を、レジスタ、メモリデータ設定命令の場合にはデー
タ設定信号S2を出力し、スキップ命令の場合にはスキッ
プ命令の次のアドレスにある命令を実行するかしないか
の判断信号S3を入力する。メモリ６またはレジスタ７に
はROM1から読出された命令がレジスタ、メモリデータ設
定命令の場合に、インストラクションデコーダ５からデ
ータ設定信号S2が出力されて、通常その命令で設定され
たデータが格納される。禁止信号発生回路８は、マイク
ロコンピュータ試験時のROM1に内蔵されているプログラ
ムによる機能確認試験の場合に試験状態信号S4がイネー
ブル状態になって、いずれもロウレベルの分岐命令禁止
信号S5、データ設定命令禁止信号S6、スキップ命令禁止
信号S7を発生する。このときリセット信号S7によりプロ
グラムカウンタ２はリセットされる。アンドゲート９は
通常のインストラクションデコーダ５からのロード信号
S1を通過させてプログラムカウンタ２にROM1からの番地
データをロードさせるが、分岐命令禁止信号S5が出力さ
れると閉じてロード信号S1を無視する。アンドゲート11
は通常はインストラクションデコーダ５からのデータ設
定命令S2を通過させてメモリ６またはレジスタ７にデー
タを格納させるが、データ設定命令禁止信号S6が出力さ
れると閉じてデータ設定信号S2を無視する。アンドゲー
ト10は通常は判断信号S3をインストラクションデコーダ
５に送出するが、スキップ命令禁止信号S7が出力される
と閉じて判断信号S3を無視する。
デコーダ３はプログラムカウンタ２のカウント値をデコ
ードしてROM1のアドレスを発生する。インストラクショ
ンデコーダ５はデータバス４を通してROM1から読出され
た命令をデコードし分岐命令の場合にはロード信号S
1を、レジスタ、メモリデータ設定命令の場合にはデー
タ設定信号S2を出力し、スキップ命令の場合にはスキッ
プ命令の次のアドレスにある命令を実行するかしないか
の判断信号S3を入力する。メモリ６またはレジスタ７に
はROM1から読出された命令がレジスタ、メモリデータ設
定命令の場合に、インストラクションデコーダ５からデ
ータ設定信号S2が出力されて、通常その命令で設定され
たデータが格納される。禁止信号発生回路８は、マイク
ロコンピュータ試験時のROM1に内蔵されているプログラ
ムによる機能確認試験の場合に試験状態信号S4がイネー
ブル状態になって、いずれもロウレベルの分岐命令禁止
信号S5、データ設定命令禁止信号S6、スキップ命令禁止
信号S7を発生する。このときリセット信号S7によりプロ
グラムカウンタ２はリセットされる。アンドゲート９は
通常のインストラクションデコーダ５からのロード信号
S1を通過させてプログラムカウンタ２にROM1からの番地
データをロードさせるが、分岐命令禁止信号S5が出力さ
れると閉じてロード信号S1を無視する。アンドゲート11
は通常はインストラクションデコーダ５からのデータ設
定命令S2を通過させてメモリ６またはレジスタ７にデー
タを格納させるが、データ設定命令禁止信号S6が出力さ
れると閉じてデータ設定信号S2を無視する。アンドゲー
ト10は通常は判断信号S3をインストラクションデコーダ
５に送出するが、スキップ命令禁止信号S7が出力される
と閉じて判断信号S3を無視する。
次に、本実施例の動作について説明する。
マイクロコンピュータ試験時のROM1に内蔵されているプ
ログラムによる機能確認試験において試験状態信号S4に
より、禁止信号発生回路８から分岐命令禁止信号S5、デ
ータ設定命令禁止信号S6、スキップ命令禁止信号S7が発
生されるとともにリセット信号S7により、プログラムカ
ウンタ２は０番地に設定される。次にプログラムカウン
タ２はインクリメントされてROM1の０番地から順々にイ
ンストラクションデコーダ５に命令が送出される。イン
ストラクションデコーダ５は命令をデコードし、システ
ムの各所に信号を送りマイクロコンピュータを動作させ
る。
ログラムによる機能確認試験において試験状態信号S4に
より、禁止信号発生回路８から分岐命令禁止信号S5、デ
ータ設定命令禁止信号S6、スキップ命令禁止信号S7が発
生されるとともにリセット信号S7により、プログラムカ
ウンタ２は０番地に設定される。次にプログラムカウン
タ２はインクリメントされてROM1の０番地から順々にイ
ンストラクションデコーダ５に命令が送出される。イン
ストラクションデコーダ５は命令をデコードし、システ
ムの各所に信号を送りマイクロコンピュータを動作させ
る。
分岐命令がROM1からインストラクションデコーダ５に送
られた場合ロード信号S1が発生されるが、分岐命令禁止
信号S5が出力されているので、アンドゲート９により無
視される。また、スキップ命令がROM1からインストラク
ションデコーダ５に送られた場合、スキップ命令禁止信
号S7が出力されているので判断信号S3は無視される。し
たがって、顧客のプログラムにループがある場合でもル
ープは無視され、さらにプログラムの条件によって実行
されないスキップ命令の次の命令も実行でき、これによ
りROM1に格納されたプログラムによる命令は０番地から
順に最後の番地まで実行される。
られた場合ロード信号S1が発生されるが、分岐命令禁止
信号S5が出力されているので、アンドゲート９により無
視される。また、スキップ命令がROM1からインストラク
ションデコーダ５に送られた場合、スキップ命令禁止信
号S7が出力されているので判断信号S3は無視される。し
たがって、顧客のプログラムにループがある場合でもル
ープは無視され、さらにプログラムの条件によって実行
されないスキップ命令の次の命令も実行でき、これによ
りROM1に格納されたプログラムによる命令は０番地から
順に最後の番地まで実行される。
また、レジスタ、メモリデータ設定命令がROM1からイン
ストラクションデコーダ５に送られた場合データ設定信
号S2が発生されるが、データ設定命令禁止信号S6が発生
されているのでアンドゲート11により無視される。この
ため、顧客のプログラムのループによるレジスタ７およ
びメモリ６のデータを変化させることはできないが、レ
ジスタ、メモリデータ設定命令を禁止していることによ
り、機能確認試験時のイニシャライズの時点で何通りか
のデータをメモリ６およびレジスタ７に設定できる。
ストラクションデコーダ５に送られた場合データ設定信
号S2が発生されるが、データ設定命令禁止信号S6が発生
されているのでアンドゲート11により無視される。この
ため、顧客のプログラムのループによるレジスタ７およ
びメモリ６のデータを変化させることはできないが、レ
ジスタ、メモリデータ設定命令を禁止していることによ
り、機能確認試験時のイニシャライズの時点で何通りか
のデータをメモリ６およびレジスタ７に設定できる。
試験時のマイクロコンピュータの各端子の期待値は顧客
のプログラムを基にして予め作成されており、このよう
にしてROM1内のプログラムを実行していき期待値と比較
することにより顧客のプログラムによる命令シーケンス
毎にマイクロコンピュータの機能が確認できる。
のプログラムを基にして予め作成されており、このよう
にしてROM1内のプログラムを実行していき期待値と比較
することにより顧客のプログラムによる命令シーケンス
毎にマイクロコンピュータの機能が確認できる。
ただし、この場合分岐命令と分岐命令の行き先きのアド
レスにある命令との組み合せは確認できないかもしれな
いが、〔従来の技術〕で述べた機能試験において分岐命
令と他の命令の組み合せ試験において、分岐命令と他の
命令の組み合せ試験を行えば顧客のプログラムによる命
令シーケンスはすべて確認できたことになる。
レスにある命令との組み合せは確認できないかもしれな
いが、〔従来の技術〕で述べた機能試験において分岐命
令と他の命令の組み合せ試験において、分岐命令と他の
命令の組み合せ試験を行えば顧客のプログラムによる命
令シーケンスはすべて確認できたことになる。
以上説明したように本発明は、ROMの内容確認試験時
に、ROMから読出された分岐命令、スキップ命令、レジ
スタおよび／またはメモリへのデータ設定命令が読出さ
れた場合にこれら命令を無視する手段を備えたことによ
り、顧客のプログラムによるROMの命令シーケンスの機
能試験ができ、命令の組合せに起因する不良が減少する
という大きな効果を有する。
に、ROMから読出された分岐命令、スキップ命令、レジ
スタおよび／またはメモリへのデータ設定命令が読出さ
れた場合にこれら命令を無視する手段を備えたことによ
り、顧客のプログラムによるROMの命令シーケンスの機
能試験ができ、命令の組合せに起因する不良が減少する
という大きな効果を有する。
第１図は本発明によるマイクロコンピュータの一実施例
の要部ブロック図である。 1:ROM、2:プログラムカウンタ、3:アドレスデコーダ、
4:データバス、5:インストラクションデコーダ、6:メモ
リ、7:レジスタ、8:禁止信号発生回路、9,10,11:アンド
ゲート、S1：ロード信号、S2：データ設定信号、S3：判
断信号、S4：試験状態信号、S5：分岐命令禁止信号、
S6：データ設定命令禁止信号、S7：スキップ命令禁止信
号、S7：リセット信号。
の要部ブロック図である。 1:ROM、2:プログラムカウンタ、3:アドレスデコーダ、
4:データバス、5:インストラクションデコーダ、6:メモ
リ、7:レジスタ、8:禁止信号発生回路、9,10,11:アンド
ゲート、S1：ロード信号、S2：データ設定信号、S3：判
断信号、S4：試験状態信号、S5：分岐命令禁止信号、
S6：データ設定命令禁止信号、S7：スキップ命令禁止信
号、S7：リセット信号。
Claims (1)
- 【請求項１】顧客のプログラムが格納されたROMを備え
たマイクロコンピュータにおいて、前記ROMから読み出
された命令をデコードするインストラクションデコーダ
であって、分岐命令をデコードしたときは分岐先命令の
ためのアドレス情報をプログラムカウンタにロードすべ
くロード信号を発生し、スキップ命令をデコードしたと
きにはスキップ命令の次の命令を実行すべきか否かを示
す判断信号を受けるインストラクションデコーダと、前
記マイクロコンピュータの機能確認試験時にアクティブ
となる信号に応答して分岐禁止信号およびスキップ禁止
信号を発生する禁止信号発生回路と、前記分岐禁止信号
および前記スキップ禁止信号に応答して前記ロード信号
および前記判断信号をそれぞれマスクするゲート手段と
を有することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042183A JPH077343B2 (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042183A JPH077343B2 (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201344A JPS61201344A (ja) | 1986-09-06 |
| JPH077343B2 true JPH077343B2 (ja) | 1995-01-30 |
Family
ID=12628883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042183A Expired - Lifetime JPH077343B2 (ja) | 1985-03-04 | 1985-03-04 | マイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077343B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031653A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | ワンチツプマイクロコンピユ−タ |
-
1985
- 1985-03-04 JP JP60042183A patent/JPH077343B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201344A (ja) | 1986-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |