JPH0779557B2

JPH0779557B2 - デイジタル制御装置

Info

Publication number: JPH0779557B2
Application number: JP59265228A
Authority: JP
Inventors: 正尊関谷; 英男西島; 周幸岡本; 勇夫福島; 英一船城
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-18
Filing date: 1984-12-18
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPS61143822A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ビデオテープレコーダのキャプスタン制御な
どに用いて好適なディジタル制御装置に関する。

〔発明の背景〕

ビデオテープレコーダにおいては、磁気テープの走行状
態の安定化と再生ヘッドの良好なトラッキングを得るた
めに、キャプスタンモータの速度制御と位相制御とが行
なわれる。この速度制御は、通常、キャプスタンモータ
の回転数に比例した周波数の信号（すなわち、FG信号）
を用い、このFG信号を周波数−電圧変換器に供給してFG
信号の周波数に応じたレベルの直流電圧を得、これを速
度制御信号としてキャプスタンモータの回転数を一定に
するものである。これに対して、位相制御は、磁気テー
プから再生されたコントロール信号と基準信号との位相
差を検出し、この位相差に応じてキャプスタンモータの
回転位相を制御するものである。

ところで、かかるキャプスタンモータの位相制御系にお
いては、コントロール信号と基準信号との位相差を表わ
す信号を位相補償回路に通し、この位相補償回路の出力
信号を位相制御信号としてキャプスタンモータの位相制
御系での応答特性の改善をはかっている。

かかる位相補償回路は１次のラグリードフィルタ特性を
有するフィルタであって、従来はアナログ構成のものが
用いられていた。

第９図（ａ）はかかるフィルタ（以下、一次ラグリード
フィルタという）の一例を示す構成図であって、1,2は
抵抗、３はコンデンサ、Ｘは入力信号、Ｙは出力信号で
ある。

かかるラグリードフィルタの伝達関数Ｇ（ｓ）は、1,2
の抵抗値を夫々R₁，R₂、コンデンサ３の静電容量をＣと
すると、次のように表わされる。

但し、T₁＝Ｃ（R₁＋R₂） T₂＝CR₂ このフィルタの周波数特性は第９図（ｂ）のように折点
周波数f_L，f_Hを有する１次のラグリードフィルタ特性と
なり、折点周波数f_L，f_Hは夫々次のように表わされる。

f_L＝1/2πT₁，f_H＝1/2πT₂ ところで、近年、電子回路の集積回路（IC）化が進み、
フィルタについてもIC化の要望が高まっている。しかし
ながら、上記のようなアナログ構成のフィルタは、これ
をIC化するに際して、コンデンサ３は外付けにする必要
があるし、また、コンデンサ３の起動手段が設けられる
などでICパッケージの入出力ピンが多くなり、IC化に適
さない回路構成となっている。また、このフィルタは、
コンデンサ３からリーク電流が生じたり、コンデンサ３
の劣化などにより、特性の劣化が免れなかった。

そこで、かかる問題点を解消するために、デジタル構成
の低域通過フィルタ、すなわち、ラグリードフィルタ特
性を持つデジタルフィルタが提案された。

第10図はかかる従来のデジタルフィルタの一例を示す構
成図であって、4,5は加算器、6,7,8は乗算器、９は単位
遅延素子である。

このデジタルフィルタは、フィードバックループとフィ
ードフォワードループとを有する巡回形フィルタ構成を
なすものであって、乗算器6,7,8の入力信号に乗ずる係
数を夫々a,b,cとすると、Ｚ平面での伝達関数Ｇ（ｚ）
は、一般に良く知られているように、次式で表わされ
る。

さて、このデジタルフィルタの特性が第９図の低域通過
フィルタの特性と同等であるためには、式（２）が式
（１）と等価的に一致しなければならない。そこで、ｚ
変換の一方式である差分近似法を用いて係数a,b,cを求
めると、夫々次のように表わされる。

このように、係数a,b,cを設定することにより第10図に
示すデジタルフィルタは第９図に示すアナログ構成のフ
ィルタと同等の特性をもたせることができる。

このデジタルフィルタは、IC化するに際して、これに特
有の入出力ピンは必要とせず、特性の劣化は生じない。
しかし、実際にこのデジタルフィルタを形成する場合に
は、加算器4,5や乗算器6,7,8の後段にデータを保持する
ためのレジスタが必要であり、しかも、乗算器6,7,8の
後段のレジスタは、たとえば入力データＸが10ビットで
あるとすると、夫々18ビット以上のデータを処理しなけ
ればならず、レジスタが大型となる。また、乗算器6,7,
8の係数a,b,cは非常に高い精度で設定されていなければ
ならないことから、これら係数a,b,cを保存しておくた
めに、８〜10ビットのROM（リードオンリメモリ）を必
要とする。

このように、巡回形デジタルフィルタは、数多くのレジ
スタ、特に大型のレジスタやメモリを必要とすることか
ら、素子数が膨大なものとならざるを得なかった。

また、ラグリードフィルタ特性を有するデジタルフィル
タを実現する方法として、移動平均法を利用したものも
知られている。この方法は、複数のサンプルデータを平
均化し、かつ、平均化するサンプルデータを１サンプリ
ング点づつ順次ずらしていくようにしたものである。し
かし、この移動平均法によるデジタルフィルタは、折点
周波数（カットオフ周波数）f_Cが平均化するサンプルデ
ータの個数に依存しており、位相制御系の位相補償回路
にこのディジタル信号を使用するためには、サンプリン
グ周波数に比べて折点周波数（カットオフ周波数）f_Cを
充分低く設定する必要があることから、平均化するサン
プルデータの個数を非常に多くとらねばならず、この結
果、構成素子数が非常に多くなる。

このように、１次ラグリードフィルタをディジタル構成
にし、位相補償回路として好適なフィルタ特性をもたせ
ようとすると、どうしても素子数が多くなって回路規模
が大型となる。たとえ、この１次ラグリードフィルタを
IC化するとしても、その設計が非常に複雑であり、しか
も、非常に高い精度が要求されるものであるから、コス
トの面からみると、位相補償回路をディジタル構成とす
ることは現実的ではないことになる。

〔発明の目的〕

本発明の目的は、上記問題点を解消し、位相制御系にお
ける位相補償回路の回路規模を小さくしてディジタル構
成可能とし、全体の回路規模の縮小化も実現可能とした
ディジタル制御装置を提供するにある。

〔発明の概要〕

第２図（ａ）に示すローパスフィルタ特性と第２図
（ｂ）に示す一定の周波数特性とを合成すると、得られ
る合成周波数特性は第２図（ｃ）に示す１次のラグリー
ドフィルタ特性となる。

ところで、第２図（ａ）に示すようなローパスフィルタ
特性は入力信号を移動平均化することによって得られる
ことは先に説明した。

そこで、入力信号の移動平均化について考える。この入
力信号をサンプリングして得られる個々のサンプルデー
タのｂ個について移動平均化するものとすると、ｎ番目
のサンプルデータxn以前の（ｂ−１）個のサンプルデー
タの平均値をy_n-1としたとき、この（ｂ−１）個のサン
プルデータとｎ番目のサンプルデータxnを含めたｂ個の
サンプルデータの平均値ynは、次のように表わされる。

これが、第２図（ａ）に示すローパスフィルタ特性を有
するフィルタの入力サンプルデータと出力サンプルデー
タとの関係を示す式である。

一方、第２図（ｂ）に示す特性は、入力信号を一様に減
衰させることを表わすものであり、かかる特性を有する
回路の伝達関数を1/c（但し、ｃは一定）とすると、入
力サンプルデータxnに対する出力サンプルデータはxn/c
となる。

そこで、第２図（ｃ）に示す１次のラグリードフィルタ
特性を有するディジタルフィルタの入力サンプルデータ
xnに対する出力サンプルデータynは、となる。すなわち、第２図（ｃ）に示すような特性のラ
グリードフィルタとしては、この式（５）に示す演算処
理を行なうように構成すればよく、位相制御信号のサン
プルデータ（以下、位相制御データという）が得られる
ことになる。

ところで、この式（５）をみると、右辺第１項，第２項
は入力サンプルデータxnの乗算処理を表わし、同じく第
３項は入力サンプルデータの平均化と係数（ｂ−１）/b
の乗算処理を表わし、さらに、右辺全体の加算処理を表
わしている。

本発明は、この点に着目し、位相制御系の位相補償回路
を上記式（５）に示す演算処理を可能に構成し、回路規
模の縮小をはかるものであるが、さらに係数ａを上記式
（４）に加えたを位相補償回路が演算処理するようにし、このサンプル
データを、速度制御信号のサンプルデータ（以下、速度
制御データという）を得るための周波数−電圧変換器の
プリセット値とすることを可能とし、位相制御信号と速
度制御信号とをこの周波数−電圧変換器で加算可能とし
たものである。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるディジタル制御装置の一実施例を
示すブロック図であって、10は磁気テープ,11はキャプ
スタンモータ,12は周波数発生器,13は駆動回路,14はコ
ントロールヘッド,15は基準位相発生器,16は位相系コン
トローラ,17は発振器,18はクロック分周器,19はゲート
回路,20,21はアンドゲート,22はROM（ランダムアクセス
メモリ）,23はラッチ回路,24は演算器,25は位相カウン
タ,26はデータ分周器,27はクロック分周器,28は速度コ
ントローラ,29はアンドゲート,30はｆ−Ｖ（周波数−電
圧）変換器,31はパルス幅変調器である。

同図において、基準位相発生器15,位相系コントローラ1
6,クロック分周器18,ゲート回路19,アンドゲート20,21,
ROM22,ラッチ回路23,演算器24,位相カウンタ25およびデ
ータ分周器26は位相制御系を構成しており、このうちの
基準位相発生器15と位相系コントローラ16を除いた部分
が位相補償回路を構成している。また、クロック分周器
27,速度系コントローラ28,アンドゲート29およびｆ−Ｖ
変換器30は速度制御系を構成しているが、ｆ−Ｖ変換器
30は、また、後述するように、位相制御系で生成された
位相制御信号と速度制御系で生成された速度制御信号と
の加算機能も備えている。

次に、この実施例の動作について説明するが、まず、そ
の位相制御系について説明する。

同図において、キャプスタンモータ11によって磁気テー
プ10が走行し、これにともなってコントロールヘッド14
でコントロール信号CTLPが再生される。このコントロー
ル信号CTLPは位相系コントローラ16に供給され、基準位
相発生器15からの基準位相信号REFと位相比較されて両
者の位相差に応じた時間幅の差信号Ｘが形成される。ま
た、発振器17の出力信号CPはクロック分周器18で分周さ
れて所定周波数のクロックが生成され、このクロックは
ゲート19,アンドゲート20,21に供給されている。

位相系コントローラ16は、コントロール信号CTLPと基準
位相信号REFとの位相比較を行なうときには、それが出
力するモード切替信号MSを“H"（高レベル）とする。ま
た、演算器24とデータ分周器26とは単一のアップダウン
カウンタで構成されており、このアップダウンカウンタ
の上位M₁ビット部分が演算器24を、残りの下位M₂ビット
部分がデータ分周器26を形成している。このアップダウ
ンカウンタは、位相系コントローラ16が出力するモード
切替信号MSによって制御される。すなわち、モード切替
信号MSが“H"のときには、このアップダウンカウンタは
アップカウントモードとなり、モード切替信号MSが“L"
（低レベル）のときには、アップダウンカウンタはダウ
ンカウントモードとなる。第１図では、演算器24とデー
タ分周器26とを別々に示してそれらの動作説明が明確に
なるようにしている。この場合、演算器24とデータ分周
器26は、モード切替信号MSが“H"のとき、同時にアップ
カウントモードとなり、モード切替信号MSが“L"のと
き、同時にダウンカウントモードとなるとするが、これ
らアップカウント，ダウンカウントによる演算結果は演
算器24に得られるのである。

そこで、いま、モード切替信号MSが“H"となると、位相
系コントローラ16は差信号Ｘを出力し、この差信号Ｘは
ゲート回路19に供給される。ゲート回路19は差信号Ｘの
時間幅だけオン状態となり、クロック分周器18が出力す
るクロックを通過させる。したがって、ゲート回路19か
ら出力される信号は差信号Ｘの時間幅に比例した数のク
ロックからなり、これが先の式（６）における入力サン
プルデータxnである。

この入力サンプルデータxnはデータ分周器26によってＡ
分周されて演算器24に供給される。演算器24はこのＡ分
周されたサンプルデータxn/Aのパルス数をアップカウン
トする。ここで、データ分周器26から演算器24にサンプ
ルデータxn/Aが供給されるときに、既に演算器24には、なるデータが格納されている。ここで、a,bは夫々定数
であり、y_n-1は入力サンプルデータxn以前の（ｂ−１）
個の入力サンプルデータの平均値である。そこで、演算
器24は、このデータyn′からサンプルデータxn/Aの値を
カウントする。したがって、演算器24には、なる値のサンプルデータが得られる。

ここで、データ分周器26の分周比Ａを、に設定すると、演算器24には、なる値のサンプルデータが得られたことになる。この値
は、ラッチパルスRPによってラッチ回路23にラッチされ
るのであるが、先の式（６）で表わされるサンプルデー
タYn′の値と同じものであり、したがって、位相補償回
路は１次のラグリードフィルタ特性を有することにな
り、ラッチ回路23の出力サンプルデータYn′は、位相制
御データYn（式（５））と係数ａとが加算されたもので
ある。このラッチ回路23のサンプルデータYn′は、プリ
セット入力として、ｆ−Ｖ変換器30に供給される。

以上の演算処理は、第３図のフローチャートにおけるス
テップ33からステップ38までの一連の処理で表わされ
る。

以上が位相制御系の概略な動作であるが、次に、速度制
御系の動作について説明する。

周波数発生器12からはキャプスタンモータ11の回転速度
に比例した周波数の信号（以下、FG信号という）が発生
し、このFG信号は速度系コントローラ28に供給される。
速度系コントローラ28は、このFG信号の周期毎にこの周
期に応じた時間幅のゲート信号VGを形成するとともに、
このゲート信号の前縁毎にプリセットパルスPS′を、ま
た、このゲート信号の後縁毎にラッチパルスRP′を発生
する。

一方、発振器17の出力信号CPはクロック分周器27に供給
され、速度制御に必要な周波数のクロックが生成され
る。このクロックはゲート信号VGとともにアンドゲート
29に供給され、これによって、FG信号の周期毎にこの周
期に応じた数のクロックがｆ−Ｖ変換器30に供給され
る。

ｆ−ｖ変換器30では、まず、速度系コントローラ28から
のプリセットパルスPS′によってラッチ回路23で保持さ
れているデータYn′がプリセットされ、次いで、アンド
ゲート29からのFG信号の周期に応じた数のクロックをカ
ウントする。このクロックのカウントが完了すると、速
度系コントローラ28からのラッチパルスPS′により、ｆ
−Ｖ変換器30におけるこのカウント値がパルス幅変調器
31にラッチされる。このパルス幅変調回路31は、さら
に、このラッチされたカウント値に応じた時間幅のパル
スを発生し、駆動回路13に供給する。以上の動作は、FG
信号の周期毎に行なわれる。

ところで、ゲート信号VGによってアンドゲート29を通過
するクロックの数はFG信号の周期に応じたものであるか
ら、ｆ−Ｖ変換器30におけるこのクロックのカウント数
はFG信号の周期に応じた値であり、キャプスタンモータ
11の回転速度に応じた値である。したがって、このカウ
ント数は速度制御データとなる。パルス幅変調器31にラ
ッチされるカウント数は、このクロックの数にラッチ回
路23でラッチされているデータを加算したものである。

一方、ラッチ回路23でラッチされているデータは先の式
（５）で表わされるサンプルデータYn′であり、そのう
ち係数ａを除いた先の式（４）で表わされるデータYnが
入力サンプルデータxnに対する１次のラグリードフィル
タ（すなわち、位相補償回路）の出力データ（すなわ
ち、位相制御データ）である。

以上のことから、パルス幅変調器31にラッチされるカウ
ント値は、速度制御データの値と位相制御データの値と
を加算したものである。

ここで、係数ａはｆ−Ｖ変換器30の固有のオフセット値
である。いま、ｆ−Ｖ変換器30における速度制御データ
の生成動作のみについてみると、ｆ−Ｖ変換器30は、ア
ンドゲート29からのクロックをカウントし、ラッチパル
スRP′によってラッチが行なわれると、プリセットパル
スPS′によって一定の値にプリセットされなければなら
ず、次にアンドゲート29から供給されるクロックをこの
値からカウントしなければならない。この値は、クロッ
ク分周器27からのクロックの周波数に関連し、キャプス
タンモータ11の回転速度に変動が生じたとき、パルス幅
変調器31で形成される制御信号がこの変動を除くのに必
要な時間幅となるような速度制御データがｆ−Ｖ変換器
30で得られるように設定される。この値が係数ａであ
る。

この実施例は、ｆ−Ｖ変換器30において、そのオフセッ
トを、速度制御データを得るに必要なオフセット値ａの
みについて行なうのではなく、さらに、位相制御系で得
られた位相制御データについても行ない、ｆ−Ｖ変換器
30で速度制御データの生成とともに、この速度制御デー
タと位相制御データの加算をも行なっているのである。

したがって、この実施例では、従来必要とした速度制御
データと位相制御データとの加算器が不要となるのであ
る。

次に、コントロールヘッド14がコントロール信号CTLPを
再生すると、位相系コントローラ16は次の差信号Ｘを発
生し、その入力サンプルデータx_n+1がデータ分周器26で
分周されて演算器24に供給され、ラッチ回路23には、先
の式（６）から次式に示すようなこの入力サンプルデー
タx_n+1に対する出力サンプルデータＹ_ｎ′＋１が得られ
る。

しかし、このためには、入力サンプルデータx_n+1が演算
器24に供給される前に、演算器24に、先の式（７）からが格納されていなければならない。

このデータｙ_ｎ′＋１を得るための演算処理は、第３図
のフローチャートでステップ38からステップ39,40,…
…，ステップ33までの処理に相当し、この処理を行なう
ために、さらに、アンドゲート20,21,ROM22,位相カウン
タ25が用いられる。

すなわち、次に説明したように、入力サンプルデータxn
に対する位相補償回路の出力サンプルデータYn′は、先
の式（４），式（６）から、と表わされ、演算器24に格納されている。そこで、第３
図を参照して、出力サンプルデータYn′からxn/cおよび
ａを減算すると（ステップ39,40）、データynが得られ
る。このデータynに係数（ｂ−１）/bの乗算処理を行な
うのであるが、この乗算処理は、であることから、ステップ42,43,44のように、データyn
に係数1/bを乗算してyn/bを得、データynからyn/bを減
算処理する。これに、さらに、係数ａを加算することに
より（ステップ45），必要なデータy_n+1（式（８））が
得られる。

かかるデータの減算、加算処理は演算器24によって、ま
た、乗算処理はデータ分周器26によって行なわれるが、
この場合、かかる減算、加算は演算器24に格納されてい
るデータYn′に対して順次行なわれるものであり、この
データYn′に順次加算、減算するデータは位相カウンタ
25で設定される。

次に、式（８）で示すデータｙ_ｎ′＋１を得るための演
算処理動作を、第４図〜第６図を用いて具体的に説明す
る。

なお、第４図は第１図の位相補償回路をより具体的に示
したブロック図であって、19₁，19₂はアンドゲート、26
₁，26₂は分周器であり、第１図に対応する部分には同一
符号をつけている。また、第５図，第６図は第４図の各
部の信号を示す信号波形図である。

第４図において、クロック分周器18は、発振器17（第１
図）の出力信号CPを分周し、第５図に示すように、位相
が異なる２つのクロックCP₁，CP₂を出力する。これらク
ロックCP₁，CP₂は別々にアンドゲート19₁，19₂に供給さ
れる。

そこで、モード切替信号MSが“H"であって演算器24,デ
ータ分周器26がアップカウントモードにあり、位相系コ
ントローラ16が基準位相信号REFとコントロール信号CTL
Pとの位相比較を行なうと、これらの位相差に応じた時
間幅Txの“H"ゲートパルスG₁，G₂が位相系コントローラ
16からアンドゲート19₁，19₂に夫々供給される。これが
先の差信号Ｘである。そこで、アンドゲート19₁，19₂は
夫々期間Txだけオンし、この期間Txの長さに応じた数の
クロックCP′_１がアンドゲート19₁から分周器26₁に、ま
た、期間Txの長さに応じた数のクロックCP′_２がアンド
ゲート19₂から分周器26₂に夫々供給される。これらアン
ドゲート19₁，19₂から得られるクロックCP′_１,CP′_２
が先の入力サンプルデータxnである。

ここで、分周器26₁の分周比はｃに、分周器26₂の分周比
はb/cに設定されている。アンドゲート19₁からのクロッ
クCP′_１は分周器26₁で分周される。これによってクロ
ックCP′_１のパルス数は1/cになり、したがって、分周
器26₁からはアンドゲート19₁からのクロックCP′_１によ
ってデータxn/cが得られる。また、アンドゲート19₂か
らのクロックCP′_２は分周器26₂でc/b倍に分周され、さ
らに、分周器26₂の出力信号が分周器26₁に供給されて1/
cに分周される。したがって、アンドゲート19₂からの入
力サンプルデータxnから、分周器26₂，26₁により、デー
タxn/b（＝xn×（c/b）×1/c）が形成される。

これらデータxn/c,xn/bは演算器24に供給される。演算
器24では、データxn/c,xn/bのパルス数をアップカウン
トすることにより、既に格納されているデータyn′（式
（７））にこれらのデータが加算され、この加算によっ
て得られたデータYn′（式（６））がラッチパルスRPに
よってラッチ回路23にラッチされる。

以上は既に説明した出力サンプルデータYn′を生成する
ときの動作である。

一方、位相系コントローラ16は、第６図に示すように、
生成した差信号Ｘの期間Tx,モード切替信号MS′を“H"
とし、アップダウンカウンタからなる位相カウンタ25を
アップカウントモードにする。また、同時に、位相系コ
ントローラ16は同じく差信号Ｘの期間Txに等しい時間幅
の“H"のゲートパルスG₃をアンドゲート21に供給し、ア
ンドゲート21をオン状態にする。この結果、クロック分
周器18からアンドゲート21を介して位相カウンタ25にク
ロックCP₃が供給される。このクロックCP₃の周波数はク
ロックCP₁，CP₂の周波数に等しく設定されており、した
がって、位相カウンタ25はアンドゲート19₁，19₂からの
クロックCP′_１,CP′_２に等しい数のパルスをカウント
し、この結果、カウンタ25には、入力サンプルデータxn
が保持される。

以上の動作が完了した時刻が第６図のt₀であり、演算器
24にはデータYn′が、位相カウンタ25には入力サンプル
データxnが夫々格納される。

次に、第６図の時刻t₁〜t₂の期間Ｉにおいて、第３図の
ステップ39の減算処理を行なう。

入力サンプルデータxnが格納されたことにより、位相カ
ウンタ25の出力データΣは“L"となるが、位相系コン
トローラ16からのモード切替信号MS,MS′が“L"となっ
て演算器24,データ分周器26および位相カウンタ25がダ
ウンカウントモードになると、時刻t₁で位相系コントロ
ーラ16は位相カウンタ25の出力データΣが“L"である
ことから、ゲートパルスG₁，G₃を“H"にする。

そこで、クロック分周器18から出力されるクロックCP₃
は、アンドゲート21を介して位相カウンタ25に供給さ
れ、位相カウンタ25はこのクロックCP₃をダウンカウン
トする。また、これと同時に、クロック分周器18が出力
するクロックCP₁は、アンドゲート19₁を介して分周器26
₁に供給され、1/cに分周されて演算器24に供給される。
これにより、演算器24はデータxn/cをダウンカウントす
る。

位相カウンタ25がxnだけダウンカウントすると、その出
力データΣは“H"となり、これによって位相系コント
ローラ16はゲートパルスG₁，G₃を“L"にし、アンドゲー
ト19₁,21をオフ状態になる。ここで、クロックCP₃，CP₁
は周波数が等しいから、位相カウンタ25がxnだけダウン
カウントする期間でアンドゲート19₁からは入力サンプ
ルデータxnが得られることになり、したがって、演算器
24はこの間xn/cだけ減算を行なったことになり、演算器
24に格納されているデータは次のようになる。

一方、ROM22には、先の係数ａが格納されており、位相
系コントローラの制御のもとに、時刻t₂，T₃間（第６
図）でROM22からこの係数ａが読み出されて位相カウン
タ25にプリセットされる。これによって、位相カウンタ
25の出力データΣは“L"となる。次いで、時刻t₃から
時刻t₄までの期間IIで第３図におけるステップ40の減算
処理が行なわれる。

すなわち、時刻t₃で位相系コントローラ16はゲートパル
スG₃，G₄を“H"とし、アンドゲート21,20をオン状態に
する。そこで、クロック分周器18が出力するクロックCP
₃がアンドゲート21を介して位相カウンタ25に、また、
アンドゲート20を介して演算器24に夫々供給される。こ
こで、位相カウンタ25,演算器24はともにダウンカウン
トモードにあり、夫々同一クロックCP₃をダウンカウン
トする。

位相カウンタ25が係数ａの値だけダウンカウントする
と、この位相カウンタ25の出力データΣは“H"とな
り、これにもとづい位相系コントローラ16はゲートパル
スG₃，G₄を“L"にしてアンドゲート21,20をオフ状態と
する。これによって、演算器24は係数ａの値だけ減算処
理したことになり、したがって、演算器24に格納されて
いるデータはynとなる。

次に、第６図における時刻t₅と時刻t₆との間の期間III
で第３図に示すステップ42,43,44の処理を行なう。この
処理は、データynに係数b/1）/bを乗算するものである
が、であるから、データynに係数1/bを乗算し（ステップ4
3），データynからデータyn/bを減算する（ステップ4
4）ものである。

そこで、まず、期間IIIの直前の時刻t₄と時刻t₅との間
に、演算器24に格納されているデータynの値を位相カウ
ンタ25にプリセットする。これによって位相カウンタ25
の出力データΣは“L"となる。

それから、時刻t₅で位相系コントローラ16は、位相カウ
ンタ25の出力データΣが“L"であることから、ゲート
パルスG₂，G₃を“H"とし、アンドゲート19₂,21をオン状
態にする。このために、クロック分周器18からアンドゲ
ート21を介して位相カウンタ25にクロックCP₃が供給さ
れ、また、クロック分周器18からアンドゲート19₂を介
して分周器26₂にクロックCP₂が供給される。ここで、位
相カウンタ25,データ分周器26および演算器24はダウン
カウントモードにあり、位相カウンタ25はクロックCP₃
をダウンカウントする。

位相カウンタ25がデータynの値だけクロックCP₃をダウ
ンカウントすると、位相系コントローラ16はゲートパル
スG₂，G₃を“L"とし、アンドゲート19₂,21をオフ状態に
する。

このために、アンドゲート19₂からはデータynに等しい
数のクロックが出力され、このクロックは分周器26₂，2
6₁で分周されてyn/bなるデータが得られる。演算器24は
データynからデータyn/bだけダウンカウントする。した
がって、演算器24に格納されるデータは、となる。

次に、第６図の時刻t₇から時刻t₈までの期間IVで第３図
に示すステップ45の加算処理がなされる。

まず、位相系コントローラ16の制御のもとに、時刻t₆，
t₇間でROM22から係数ａが読み出されて位相カウンタ25
にプリセットされる。これによって位相カウンタ25の出
力データΣは“L"となる。

そして、時刻t₇で位相系コントローラ16は、ゲートパル
スG₃，G₄を“H"にしてアンドゲート21,20をオン状態と
するとともに、モード切替信号MSを“H"として演算器2
4,データ分周器26をアップカウントモードに切替える。
位相カウンタ25はそのままダウンカウントモードに保持
する。

そこで、クロック分周器18からのクロックCP₃は、アン
ドゲート20を介して演算器24に、また、アンドゲート21
を介して位相カウンタ25に夫々供給される。演算器24は
クロックCP₃をアップカウントするが、位相カウンタ25
はこのクロックCP₃をダウンカウントする。そして、位
相カウンタ25が係数ａだけの数をダウンカウントする
と、位相カウンタ25の出力データΣは“H"となり、こ
れにもとづいて位相系コントローラ16はゲートパルス
G₄，G₃を“L"にしてアンドゲート20,21をオフ状態とす
る。

この結果、演算器24は係数ａの値だけアップカウント
し、演算器24に格納されるデータは、となる。このデータは先の式（８）に示したデータｙ
_ｎ′＋１に等しく、これが次の入力サンプルデータx_n+1
に対し、演算器24に予じめ格納されているべきデータで
ある。

以上のように、位相補償回路では、入力サンプルデータ
xnが供給される毎に、第３図に示した一連の演算処理が
順次行なわれ、この結果、第２図（ｃ）に示すような１
次ラグリードフィルタ特性が得られる。

なお、この位相補償回路において、第２図（ｃ）に示す
１次のラグリードフィルタ特性の折点周波数f_Lは、第２
図（ａ）のローパスフィルタ特性の折点周波数f_Lで決ま
るものであり、これは式（４）の係数ｂで決まるもので
あるから、第１図の分周器26₁，26₂の分周比c,b/cを変
えることによって任意に設定できる。また、第２図
（ｃ）に示す特性の折点周波数f_Hは、同様にして、分周
器26₁の分周比ｃによって選択できる。

ところで、かかる位相制御系の起動時においては、演算
器24には、先の式（８）で示すようなデータは存在しな
い。このために、ROM22に式（８）に相当する起動時の
データも格納されており、起動するときにこのデータが
ROM22から読み出されて位相カウンタ25にプリセット
し、次いで、先の第６図における期間IVでの動作と同様
にしてこのデータを演算器24に格納する。しかる後、位
相系コントローラ16が基準位相信号REFとコントロール
信号CTLPとの比較を開始し、以下、上に述べた動作を行
なう。

ここで、ROM22に格納されている起動時の上記データ
は、上記式（８）に対応させると、ynがたとえば基準位
相信号REFとコントロール信号CTLPとの位相差が正しい
ときに得られる入力サンプルデータのｂ個の平均値と
し、このynに係数（ｂ−１）/bを乗じてさらに係数ａを
加えた値とする。もちろん、このデータynをROM22に記
憶しておき、このデータynを位相カウンタ25にプリセッ
トして第６図の期間IIIでの動作を行ない、演算器24に
データ（ｂ−１）yn/bを格納し、しかる後、第６図の時
刻t₆から時刻t₈までの動作を行なって演算器24で係数ａ
を加算するようにしてもよい。

第７図は第４図のクロック分周器18の一具体例を示すブ
ロック図であって、47は入力端子,48はインバータ,49は
Ｔ型フリップフロップ回路（以下、Ｔ−FF回路とい
う）,50,51はアンドゲート,52,53は出力端子である。

また、第８図は第７図の各部の信号を示す波形図であ
り、第７図に対応する信号には同一符号をつけている。

第７図および第８図において、発振器17（第４図）の出
力信号CPは、入力端子47からトリガーパルスとしてＴ−
FF回路49に供給されるとともに、インバータ48で反転さ
れてアンドゲート50,51に供給される。

Ｔ−FF回路49は信号CPの立上りエッジでトリガーされ、
トリガーされる毎にそのＱ出力，出力はレベル反転す
る。したがって、これらＱ出力，出力は信号CPを２分
周したものであり、互いに逆位相の関係にある。

Ｔ−FF回路49のＱ出力，出力は夫々ゲートパルスとし
てアンドゲート50,51に供給される。このために、アン
ドゲート50,51は交互にインバータ48からの信号CPを抽
出する。したがって、アンドゲート50,51から互いに180
°位相が異なるクロックCP₁，CP₂が得られる。なお、第
４図で示したクロックCP₃は、これらクロックCP₁，CP₂
のいずれか一方とすればよい。

以上のように、この実施例では、アップダウンカウンタ
によって演算器24,データ分周器26,位相カウンタ25を構
成し、かかるアップダウンカウンタで所定の演算処理を
行なうことによって１次のラグリードフィルタ特性を得
ることができ、従来、かかる特性を得るための加算器や
乗算器などを用いる必要がなく、従来から制御系におい
ては必ず用いられているカウンタを１次のラグリードフ
ィルタ特性を得るための位相補償回路にも兼用できるこ
とになる。この結果、位相補償回路を少ない素子数で構
成できることになる。

また、速度制御系における速度制御データ生成のための
周波数−電圧変換器のプリセット値として位相補償回路
で生成された位相制御データを用いることができ、この
結果、速度制御データと位相制御データとを加算する加
算器を該周波数−電圧変換器で兼用でき、制御装置全体
の構成が簡略化できる。

なお、上記実施例では、ビデオテープレコーダのキャプ
スタンモータを制御する場合について説明したが、同様
にして、第２図（ｃ）に示すフィルタ特性の位相補償回
路を必要とするビデオテープレコーダのドラムモータの
制御やその他の同様の被制御系の制御にも適用できるこ
とは明らかである。

〔発明の効果〕以上説明したように、本発明によれば、位相制御系の位
相補償回路にアップダウンカウンタを用いて実現でき、
これを制御系での他の目的で使用されるカウンタで兼用
できて該位相補償回路の構成素子数を大幅に削減可能と
なり、また、従来必要であった位相制御信号と速度制御
信号とを直接加算する加算器を省くことができるもので
あって、上記従来技術の欠点を除いて優れた機能のディ
ジタル制御装置を低コストで提供することができる。

【図面の簡単な説明】

第１図は本発明によるディジタル制御装置の一実施例を
示すブロック図，第２図は１次のラグリードフィルタ特
性の説明図，第３図は第１図における位相補償回路の演
算処理を説明するためのフローチャート，第４図は第１
図における位相補償回路をさらに具体的に示すブロック
図，第５図および第６図は第４図の各部の信号を示す波
形図，第７図は第４図のクロック分周器の一具体例を示
すブロック図，第８図は第７図の各部の信号を示す波形
図，第９図（ａ）は従来の位相補償回路の一例を示す回
路図，第９図（ｂ）は第９図（ａ）に示す位相補償回路
の特性図，第10図は従来の位相補償回路の他の例を示す
ブロック図である。 10……磁気テープ,11……キャプスタンモータ,12……周
波数発生器,14……コントロールヘッド,15……基準位相
発生器,16……位相系コントローラ,17……発振器,18…
…クロック分周器,19……ゲート，19₁，19₂,20,21……
アンドゲート,22……リードオンリメモリ,23……ラッチ
回路,24……演算器,25……位相カウンタ,26……データ
分周器，26₁，26₂……分周器,27……クロック分周器,28
……速度系コントローラ,29……アンドゲート,30……周
波数−電圧変換器,31……パルス幅変調器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者福島勇夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者船城英一茨城県勝田市大字稲田1410番地株式会社日立製作所東海工場内 (56)参考文献特開昭61−94579（ＪＰ，Ａ) 特開昭59−59088（ＪＰ，Ａ) 特開昭59−67884（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】被制御体の位相を表わす信号と基準位相信
号との位相差を検出するディジタル位相誤差検出手段
と、該ディジタル位相誤差検出手段より逐次得られる位
相情報群を演算処理するディジタルフィルタ手段と、該
被制御体の速度を表わす信号を入力するディジタル速度
誤差検出手段と、該ディジタル速度誤差検出手段より得
られる速度情報と該ディジタルフィルタ手段の出力情報
とを加算するディジタル加算手段と、該ディジタル加算
手段の出力をディジタル信号からアナログ信号に変換す
るディジタル−アナログ変換手段とからなるディジタル
制御装置において、該ディジタルフィルタ手段が、第１の基準クロックと、該第１の基準クロックとは周波
数が等しくかつ位相が異なる第２の基準クロックと、該
第1,第２の基準クロックと周波数が等しい第３の基準ク
ロックとを発生するクロック発生手段と、該ディジタル位相誤差検出手段で検出される位相差に応
じた期間Tx該第１の基準クロックが供給されてb/c分周
する第１の分周手段と、該ディジタル位相誤差検出手段で検出される位相差に応
じた期間Txの該第２の基準クロックと該第１の分周手段
の出力とが混合され、該混合クロックをｃ分周する第２
の分周手段と、プリセット値が設定されて、該プリセット値から該第２
の分周手段の出力をカウントする第１のカウンタ手段
と、該第１のカウンタ手段での該第２の分周手段の出力のカ
ウント後のカウント値から、該該ディジタル位相誤差検
出手段による次回の位相誤差検出に伴って該第１のカウ
ンタ手段が該第２の分周手段の出力をカウントする際の
次回の該プリセット値を生成し、該第１のカウンタ手段
に設定するプリセット手段とからなり、該プリセット手段は、上記期間Txに該第３の基準クロックをアップカウント
し、しかる後、該アップカウント分該第３の基準クロッ
クをダウンカウントする第１の動作と、該第１の動作
後、該第１のカウンタ手段の値だけ該第３の基準クロッ
クをダウンカウントする第２の動作とを行なう第２のカ
ウンタ手段を有して、該第２のカウンタ手段の該第１の動作のうちの該ダウン
カウント期間に、該第２の分周手段でｃ分周された該第
２の基準クロックを該第１のカウンタ手段でダウンカウ
ントさせ、かつ、該第２のカウンタ手段の該第２の動作
期間に、該第1,第２の分周手段でｂ分周された該第１の
基準クロックを該第１のカウンタ手段でダウンカウント
させることにより、該第１のカウンタ手段内で上記次回
のプリセット値を生成させるものであって、該第1,第２の分周器でｂ分周された該第１の基準クロッ
クを該第１のカウンタ手段で該プリセット値からカウン
トすることにより、ローパスフィルタ特性が得られ、該
第２の分周手段でｃ分周された該第２の基準クロックを
該第１のカウンタ手段でカウントすることにより、所定
の減衰特性が得られ、該ディジタルフィルタ手段の特性
が全体としてラグリード特性をなすことを特徴とするデ
ィジタル制御装置。