JPH0789324B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0789324B2 JPH0789324B2 JP63023183A JP2318388A JPH0789324B2 JP H0789324 B2 JPH0789324 B2 JP H0789324B2 JP 63023183 A JP63023183 A JP 63023183A JP 2318388 A JP2318388 A JP 2318388A JP H0789324 B2 JPH0789324 B2 JP H0789324B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- exception
- interrupt
- outputs
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims 1
- 230000005856 abnormality Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御の情報処理装置に関
し、特に割込みコードのチェック方式に関する。
し、特に割込みコードのチェック方式に関する。
従来、この種の情報処理装置では割込みコードのパリテ
ィチェックのみ行なっていた。
ィチェックのみ行なっていた。
上述した従来の情報処理装置は、障害によって不正な例
外コードが発生し、不正な割込みコードを生成してしま
っても、装置の異常を検出できないという欠点がある。
外コードが発生し、不正な割込みコードを生成してしま
っても、装置の異常を検出できないという欠点がある。
［課題を解決するための手段］ 本発明の情報処理装置は、 処理中に発生する例外を検出する例外検出手段と、 この例外検出手段で検出された例外を例外コードに変換
するエンコード手段と、 このエンコード手段によって生成された例外コードによ
ってアドレスを与えられ、該例外コードに対応する割込
コードが定義されているときには該割込コードを出力
し、対応する割込みコードが定義されていないときには
定義されている割込みコードのいずれとも異なる特定の
コードを出力するメモリデコーダと、 このメモリデコーダが出力するコードをチェックし、前
記特定のコードを検出した時には障害検出信号を出力す
る不正割込みコード検出手段と、 複数のマイクロ命令語が格納されている制御記憶を有
し、例外検出手段の例外検出信号に応答して、マイクロ
命令語を順次出力する制御記憶手段とを有している。
するエンコード手段と、 このエンコード手段によって生成された例外コードによ
ってアドレスを与えられ、該例外コードに対応する割込
コードが定義されているときには該割込コードを出力
し、対応する割込みコードが定義されていないときには
定義されている割込みコードのいずれとも異なる特定の
コードを出力するメモリデコーダと、 このメモリデコーダが出力するコードをチェックし、前
記特定のコードを検出した時には障害検出信号を出力す
る不正割込みコード検出手段と、 複数のマイクロ命令語が格納されている制御記憶を有
し、例外検出手段の例外検出信号に応答して、マイクロ
命令語を順次出力する制御記憶手段とを有している。
したがって、装置の異常を検出できる。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。
ブロック図である。
本情報処理装置は、例外検出手段１とエンコード手段２
とメモリデコーダ３と不正割込みコード検出手段４と制
御記憶手段５とを有している。
とメモリデコーダ３と不正割込みコード検出手段４と制
御記憶手段５とを有している。
例外検出手段１は本情報処理装置が処理すべき命令の命
令語やオペランドに関するメモリへのアクセス例外や、
命令の実行によって発生する例外を検出する例外検出回
路で、例外検出信号Ex0〜Ex7を信号線100を介して出力
する。
令語やオペランドに関するメモリへのアクセス例外や、
命令の実行によって発生する例外を検出する例外検出回
路で、例外検出信号Ex0〜Ex7を信号線100を介して出力
する。
エンコード手段２はエンコーダ20とレジスタ21とレジス
タ22とから構成される。エンコーダ20は信号線100を介
して例外検出信号Ex0〜Ex7を入力し、例外コードecを信
号線201を介して出力し、また例外コードecの有効を示
す例外コード有効信号ｖを信号線200を介して出力す
る。例外コード有効信号ｖは例外検出信号Ex0〜Ex7の論
理和である。例外検出信号Ex0〜Ex7と例外コードecと例
外コード有効信号ｖとの関係は表１の通りである。
タ22とから構成される。エンコーダ20は信号線100を介
して例外検出信号Ex0〜Ex7を入力し、例外コードecを信
号線201を介して出力し、また例外コードecの有効を示
す例外コード有効信号ｖを信号線200を介して出力す
る。例外コード有効信号ｖは例外検出信号Ex0〜Ex7の論
理和である。例外検出信号Ex0〜Ex7と例外コードecと例
外コード有効信号ｖとの関係は表１の通りである。
レジスタ21は例外コード有効信号ｖを受け信号線202を
介して制御記憶起動信号Ｖを出力する１ビットのレジス
タである。レジスタ22は例外コードecを受け信号線203
を介して例外コードECを出力する３ビットのレジスタで
ある。例外コードecと例外コードECはレジスタ22の入力
信号と出力信号であり、値は同じである。
介して制御記憶起動信号Ｖを出力する１ビットのレジス
タである。レジスタ22は例外コードecを受け信号線203
を介して例外コードECを出力する３ビットのレジスタで
ある。例外コードecと例外コードECはレジスタ22の入力
信号と出力信号であり、値は同じである。
メモリデコーダ３は例外コードECによってアドレスを与
えられ、割込みコードic（ソフトウエアに表示するコー
ド）を信号線300を介して出力するメモリデコーダであ
る。表２は例外コードECと割込みコードicの関係を示し
ている。
えられ、割込みコードic（ソフトウエアに表示するコー
ド）を信号線300を介して出力するメモリデコーダであ
る。表２は例外コードECと割込みコードicの関係を示し
ている。
例外コードECは例外検出手段１で検出した例外をコード
したものである。例外コードECに対応したソフトウエア
に通知する割込みコードがメモリデコーダ３の出力icで
ある。例外コードECには未使用のコードが存在する。例
外検出手段１の検出する例外検出信号Ex0〜Ex7は、全て
を使用しないことがある。インターフェィス上はEx0〜E
x7が存在するが実際に存在する例外の種類は少ないとす
る。表２において、例外コードECのうち000,011,101,11
1は未定義の例外で使用しないコードとする。未定義の
例外コードECに対応する割込みコードicを“000"（16
進）とする。このように使用されない例外コードECに対
応する割込みコードicに“000"（16進）を設定してお
き、もしメモリデコーダ３から割込みコードicとして
“000"（16進）が出力された時は、例外検出手段１また
はエンコード手段２が障害状態であり、不正な例外コー
ドECを出力してしまったことになる。
したものである。例外コードECに対応したソフトウエア
に通知する割込みコードがメモリデコーダ３の出力icで
ある。例外コードECには未使用のコードが存在する。例
外検出手段１の検出する例外検出信号Ex0〜Ex7は、全て
を使用しないことがある。インターフェィス上はEx0〜E
x7が存在するが実際に存在する例外の種類は少ないとす
る。表２において、例外コードECのうち000,011,101,11
1は未定義の例外で使用しないコードとする。未定義の
例外コードECに対応する割込みコードicを“000"（16
進）とする。このように使用されない例外コードECに対
応する割込みコードicに“000"（16進）を設定してお
き、もしメモリデコーダ３から割込みコードicとして
“000"（16進）が出力された時は、例外検出手段１また
はエンコード手段２が障害状態であり、不正な例外コー
ドECを出力してしまったことになる。
レジスタ30は制御記憶起動信号Ｖを受け不正割込みコー
ドチェック信号CHKを出力する１ビットのレジスタであ
る。割込みコードレジスタ31はメモリデコーダ３の出力
する割込みコードicを受け、保持し、信号線301を介し
て外部に割込みコードICを出力するレジスタである。割
込みコードicと割込みコードICは割込みコードレジスタ
31の入力信号と出力信号であり値は同じものである。割
込みコードレジスタ31のホールド条件HLDはＶである。
ドチェック信号CHKを出力する１ビットのレジスタであ
る。割込みコードレジスタ31はメモリデコーダ３の出力
する割込みコードicを受け、保持し、信号線301を介し
て外部に割込みコードICを出力するレジスタである。割
込みコードicと割込みコードICは割込みコードレジスタ
31の入力信号と出力信号であり値は同じものである。割
込みコードレジスタ31のホールド条件HLDはＶである。
制御記憶手段５は制御記憶50とアドレス回路51とアドレ
スレジスタ52と制御レジスタ53とから構成される。アド
レス回路51は制御記憶起動信号Ｖによって割込み処理を
行なうマイクロプログラムの先頭アドレスを出力し、順
次マイクロ命令アドレスcsaを信号線500を介して出力す
る。アドレスレジスタ52はマイクロ命令アドレスcsaを
受け保持し、信号線501を介して出力する。制御記憶50
は複数のマイクロ命令語が格納されており、マイクロ命
令アドレスCSAによってアドレスを与えられ、対応する
マイクロ命令語を出力する。信号線503を介して制御信
号ct1が出力され、次に実行するマイクロ命令語のアド
レスnaが信号線502を介して出力される。制御レジスタ5
3は制御信号ct1を受け信号線504を介して外部に制御信
号CTLを出力するレジスタである。不正割込みコード検
出手段４ではゼロ検出器40で割込みコードレジスタ31の
出力する割込みコードICを監視し、割込みコードICが
“000"（16進）となったら障害検出信号ERRを信号線400
を介して外部に出力する。障害検出信号ERRは ERR＝CHK・（IC＝“000"（16進）） である。
スレジスタ52と制御レジスタ53とから構成される。アド
レス回路51は制御記憶起動信号Ｖによって割込み処理を
行なうマイクロプログラムの先頭アドレスを出力し、順
次マイクロ命令アドレスcsaを信号線500を介して出力す
る。アドレスレジスタ52はマイクロ命令アドレスcsaを
受け保持し、信号線501を介して出力する。制御記憶50
は複数のマイクロ命令語が格納されており、マイクロ命
令アドレスCSAによってアドレスを与えられ、対応する
マイクロ命令語を出力する。信号線503を介して制御信
号ct1が出力され、次に実行するマイクロ命令語のアド
レスnaが信号線502を介して出力される。制御レジスタ5
3は制御信号ct1を受け信号線504を介して外部に制御信
号CTLを出力するレジスタである。不正割込みコード検
出手段４ではゼロ検出器40で割込みコードレジスタ31の
出力する割込みコードICを監視し、割込みコードICが
“000"（16進）となったら障害検出信号ERRを信号線400
を介して外部に出力する。障害検出信号ERRは ERR＝CHK・（IC＝“000"（16進）） である。
このように使用されない例外コードECに対応する割込み
コードicに“000（16進）”を割りつけておき、割込み
コードICが“000（16進）”でないことをチェックする
ことにより、簡単な検出回路で障害を検出できる。
コードicに“000（16進）”を割りつけておき、割込み
コードICが“000（16進）”でないことをチェックする
ことにより、簡単な検出回路で障害を検出できる。
以上説明したように本発明は、不正な例外コードが発生
し、不正な割込みコーが生成されたことを検出する手段
を有することにより、装置の異常を検出できる効果があ
る。
し、不正な割込みコーが生成されたことを検出する手段
を有することにより、装置の異常を検出できる効果があ
る。
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 １……例外検出手段、 ２……エンコード手段、 ３……メモリデコーダ、 ４……不正割込みコード検出手段、 ５……制御記憶手段、 20……エンコーダ、 21,22,30……レジスタ、 31……割込みコードレジスタ、 40……ゼロ検出器、 50……制御記憶、 51……アドレス回路、 52……アドレスレジスタ、 53……制御レジスタ、 100,200〜203,300,301,400,500〜504……信号線。
ブロック図である。 １……例外検出手段、 ２……エンコード手段、 ３……メモリデコーダ、 ４……不正割込みコード検出手段、 ５……制御記憶手段、 20……エンコーダ、 21,22,30……レジスタ、 31……割込みコードレジスタ、 40……ゼロ検出器、 50……制御記憶、 51……アドレス回路、 52……アドレスレジスタ、 53……制御レジスタ、 100,200〜203,300,301,400,500〜504……信号線。
Claims (1)
- 【請求項１】マイクロプログラム制御の情報処理装置に
おいて、 処理中に発生する例外を検出する例外検出手段と、 この例外検出手段で検出された例外を例外コードに変換
するエンコード手段と、 このエンコード手段によって生成された例外コードによ
ってアドレスを与えられ、該例外コードに対応する割込
コードが定義されているときには該割込コードを出力
し、対応する割込みコードが定義されていないときには
定義されている割込みコードのいずれとも異なる特定の
コードを出力するメモリデコーダと、 このメモリデコーダが出力するコードをチェックし、前
記特定のコードを検出した時には障害検出信号を出力す
る不正割込みコード検出手段と、 複数のマイクロ命令語が格納されている制御記憶を有
し、例外検出手段の例外検出信号に応答して、マイクロ
命令語を順次出力する制御記憶手段とを有することを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023183A JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023183A JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197845A JPH01197845A (ja) | 1989-08-09 |
| JPH0789324B2 true JPH0789324B2 (ja) | 1995-09-27 |
Family
ID=12103535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023183A Expired - Lifetime JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789324B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120443A (ja) * | 1983-12-05 | 1985-06-27 | Fujitsu Ltd | 未定義命令検出回路 |
| JPS62293432A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 情報処理装置 |
-
1988
- 1988-02-02 JP JP63023183A patent/JPH0789324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01197845A (ja) | 1989-08-09 |
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