JPH01197845A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01197845A JPH01197845A JP63023183A JP2318388A JPH01197845A JP H01197845 A JPH01197845 A JP H01197845A JP 63023183 A JP63023183 A JP 63023183A JP 2318388 A JP2318388 A JP 2318388A JP H01197845 A JPH01197845 A JP H01197845A
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- 238000001514 detection method Methods 0.000 claims abstract description 31
- 230000010365 information processing Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 4
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- KIAPWMKFHIKQOZ-UHFFFAOYSA-N 2-[[(4-fluorophenyl)-oxomethyl]amino]benzoic acid methyl ester Chemical compound COC(=O)C1=CC=CC=C1NC(=O)C1=CC=C(F)C=C1 KIAPWMKFHIKQOZ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はマイクロプログラム制御の情報処理装置に関し
、特に割込みコードのチェック方式に関する。 〔従来の技術〕 従来、この種の＋ｎ報処理装置では割込みコードのパリ
ティチェックのみ行なっていた。 〔発明が解決しようとする課題〕 上述した従来の情報処理装置は、障害によって不正な例
外コードが発生し、不正な割込みコードを生成してしま
っても、装置の異常を検出できないという欠点がある。 〔課題を解決するための手段〕 本発明の情報処理装置は、処理すべき命令の命令語やオ
ペランドに関するメモリへのアクセス例外や、命令の実
行によって発生する例外を検出する例外検出手段と、例
外検出手段で検出された例外を例外コードに変換するエ
ンコード手段と、エンコード手段によって生成された例
外コー ドによってアドレスを与えられ、該例外コード
に対応する割込みコードを出力するメモリデコーダと、
メモリデコーダが出力する割込みコードが正当な値であ
ることをチェックし、不正なコードを検出した時には障
害検出信号を出力する不正割込みコード検出手段と、複
数のマイクロ命令語が格納されている制御記憶を有し、
例外検出手段の例外検出信号に応答して、マイクロ命令
語を順次出力する制御記憶手段とを有している。 〔作 用〕 したがって、装置の異常を検出できる。 （実施例） 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 本情報処理装置は、例外検出手段１とエンコード手段２
とメモリデコーダ３と不正割込みコード検出手段４と制
御記憶手段５とを有している。 例外検出回路段１は本情報処理装置が処理すべき命令の
命令語やオペランドに関するメモリへのアクセス例外や
、命令の実行によって発生する例外を検出する例外検出
回路で、例外検出信号Ｅ×。〜Ｅｘ７を信号線１００を
介して出力する。 エンコード手段２はエンコーダ２０と、レジスタ２１と
レジスタ２２とから構成される。エンコーダ２０は信号
線１００を介して例外検出信号Ｅｘ６〜Ｅｘ７を人力し
、例外コードｅｃを信号線２０１を介して出力し、また
例外コードｅｃの有効を示す例外コード有効信号Ｖを信
号線２００を介して出力する。例外コード有効信号Ｖは
例外検出信号Ｅｘ６〜Ｅｘ、の論理和である。例外検出
信号Ｅｘｏ ｘＥｘ７と例外コードｅｃと例外コード有
効信号Ｖとの関係は表１の通りである。 表１ （×は０または１を示す） レジスタ２１は例外コード有効信号Ｖを受は信号線２０
２を介して制御記憶起動信号Ｖを出力する１ビツトのレ
ジスタである。レジスタ２２は例外コードｅＣを受は信
号線２０３を介して例外コードＥＣを出力する３ビツト
のレジスタである。例外コードｅｃと例外コードＥＣは
レジスタ２２の入力信号と出力信号であり、値は同じで
ある。 メモリデコーダ３は例外コードＥＣによってアドレスを
与えられ、割込みコードｉｃ（ソフトウェアに表示する
コード）を信号線３００を介して出力するメモリデコー
ダである。表２は例外コードＥＣと割込みコードｉｃの
間挿を示している。 表２ 例外コードＥＣは例外検出手段１で検出した例外をコー
ドしたものである。例外コードＥＣに対応したソフトウ
ェアに通知する割込みコードがメモリデコーダ３の出力
ｉｃである。例外コードＥＣには未使用のコードが存在
する。例外検出手段１の検出する例外検出４３号Ｅ×。 〜Ｅｘ７は、全てを使用しないことがある。インターフ
ェイス上はＥｘｏ １％１ＥＸ７が存在するが実際に存
在する例外のね類は少ないとする。表２において、例外
コードＥＣのうち０００．０＋１，１０１ 、Ｉｌｌは
未定義の例外で使用しないコードとする。未定義の例外
コードＥＣに対応する割込みコードｉｃを”０００”
（１６進）とする。このように使用されない例外コード
ＥＣに対応する割込みコードｉｃに”０００”（１６進
）を設定しておき、もしメモリデコーダ３から割込みコ
ードｉｃとして”０００”（１６進）が出力された時は
、例外検出手段１またはエンコード手段２が障害状態で
あり、不正な例外コードＥＣを出力してしまったことに
なる。 レジスタ３０は制御記憶起動係号Ｖを受は不正割込みコ
ードチェック信号ＣＨＫを出力する１ビツトのレジスタ
である。割込みコードレジスタ３１はメモリデコーダ３
の出力する割込みコードｉｃを受け、保持し、信号線３
０１を介して外部に割込みコードＩＣを出力するレジス
タである。割込みコードｉｃと割込みコードＩＣは割込
みコードレジスタ３１の入力信号と出力信号であり値は
同じものである。割込みコードレジスタ３１のホールド
条件ＨＬＤはＶである。 制御記憶手段５は制御記憶５０とアドレス回路５１とア
ドレスレジスタ５２と制御レジスタ５３とから構成され
る。アドレス回路５１は制御記憶起動信号Ｖによって割
込み処理を行なうマイクロプログラムの先頭アドレスを
出力し、順次マイクロ命令アドレスＣＳａを信号線５０
０を介して出力する。アドレスレジスタ５２はマイクロ
命令アドレスＣＳａを受は保持し、信号線５０１を介し
て出力する。制御記憶５０は複数のマイクロ命令語が格
納されており、マイクロ命令アドレスＣ５Ａによってア
ドレスを与えられ、対応するマイクロ命令語を出力する
。信号線５０３を介してｊｔｌＩＪ御信号ｃｔｌが出力
され、次に実行するマイクロ命令語のアドレスｎａが信
号線５０２を介して出力される。制御レジスタ５３は制
御信号ｃｔｌを受は信号線５０４を介して外部に制御信
号ＣＴＬを出力するレジスタである。不正割込みコード
検出手段４ではゼロ検出器４０で割込みコードレジスタ
３１の出力する割込みコードＩＣを監視し、割込みコー
ドＩＣが”ｏｏｏ“（＋６進）となったら障害検出信号
ＥＲＲを信号線４００を介して外部に出力する。障害検
出信号ＥＲＲは ＥＲＲ＝ＣＨＫ・（Ｉ Ｃ−”０００”（＋６進））で
ある。 このように使用されない例外コードＥＣに対応する割込
みコードｉｃに”０００（＋６進）”を割りつけておき
、割込みコードＩＣが”０００ （１６進）”でないこ
とをチェックすることにより、簡単な検出回路で障害を
検出できる。
、特に割込みコードのチェック方式に関する。 〔従来の技術〕 従来、この種の＋ｎ報処理装置では割込みコードのパリ
ティチェックのみ行なっていた。 〔発明が解決しようとする課題〕 上述した従来の情報処理装置は、障害によって不正な例
外コードが発生し、不正な割込みコードを生成してしま
っても、装置の異常を検出できないという欠点がある。 〔課題を解決するための手段〕 本発明の情報処理装置は、処理すべき命令の命令語やオ
ペランドに関するメモリへのアクセス例外や、命令の実
行によって発生する例外を検出する例外検出手段と、例
外検出手段で検出された例外を例外コードに変換するエ
ンコード手段と、エンコード手段によって生成された例
外コー ドによってアドレスを与えられ、該例外コード
に対応する割込みコードを出力するメモリデコーダと、
メモリデコーダが出力する割込みコードが正当な値であ
ることをチェックし、不正なコードを検出した時には障
害検出信号を出力する不正割込みコード検出手段と、複
数のマイクロ命令語が格納されている制御記憶を有し、
例外検出手段の例外検出信号に応答して、マイクロ命令
語を順次出力する制御記憶手段とを有している。 〔作 用〕 したがって、装置の異常を検出できる。 （実施例） 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 本情報処理装置は、例外検出手段１とエンコード手段２
とメモリデコーダ３と不正割込みコード検出手段４と制
御記憶手段５とを有している。 例外検出回路段１は本情報処理装置が処理すべき命令の
命令語やオペランドに関するメモリへのアクセス例外や
、命令の実行によって発生する例外を検出する例外検出
回路で、例外検出信号Ｅ×。〜Ｅｘ７を信号線１００を
介して出力する。 エンコード手段２はエンコーダ２０と、レジスタ２１と
レジスタ２２とから構成される。エンコーダ２０は信号
線１００を介して例外検出信号Ｅｘ６〜Ｅｘ７を人力し
、例外コードｅｃを信号線２０１を介して出力し、また
例外コードｅｃの有効を示す例外コード有効信号Ｖを信
号線２００を介して出力する。例外コード有効信号Ｖは
例外検出信号Ｅｘ６〜Ｅｘ、の論理和である。例外検出
信号Ｅｘｏ ｘＥｘ７と例外コードｅｃと例外コード有
効信号Ｖとの関係は表１の通りである。 表１ （×は０または１を示す） レジスタ２１は例外コード有効信号Ｖを受は信号線２０
２を介して制御記憶起動信号Ｖを出力する１ビツトのレ
ジスタである。レジスタ２２は例外コードｅＣを受は信
号線２０３を介して例外コードＥＣを出力する３ビツト
のレジスタである。例外コードｅｃと例外コードＥＣは
レジスタ２２の入力信号と出力信号であり、値は同じで
ある。 メモリデコーダ３は例外コードＥＣによってアドレスを
与えられ、割込みコードｉｃ（ソフトウェアに表示する
コード）を信号線３００を介して出力するメモリデコー
ダである。表２は例外コードＥＣと割込みコードｉｃの
間挿を示している。 表２ 例外コードＥＣは例外検出手段１で検出した例外をコー
ドしたものである。例外コードＥＣに対応したソフトウ
ェアに通知する割込みコードがメモリデコーダ３の出力
ｉｃである。例外コードＥＣには未使用のコードが存在
する。例外検出手段１の検出する例外検出４３号Ｅ×。 〜Ｅｘ７は、全てを使用しないことがある。インターフ
ェイス上はＥｘｏ １％１ＥＸ７が存在するが実際に存
在する例外のね類は少ないとする。表２において、例外
コードＥＣのうち０００．０＋１，１０１ 、Ｉｌｌは
未定義の例外で使用しないコードとする。未定義の例外
コードＥＣに対応する割込みコードｉｃを”０００”
（１６進）とする。このように使用されない例外コード
ＥＣに対応する割込みコードｉｃに”０００”（１６進
）を設定しておき、もしメモリデコーダ３から割込みコ
ードｉｃとして”０００”（１６進）が出力された時は
、例外検出手段１またはエンコード手段２が障害状態で
あり、不正な例外コードＥＣを出力してしまったことに
なる。 レジスタ３０は制御記憶起動係号Ｖを受は不正割込みコ
ードチェック信号ＣＨＫを出力する１ビツトのレジスタ
である。割込みコードレジスタ３１はメモリデコーダ３
の出力する割込みコードｉｃを受け、保持し、信号線３
０１を介して外部に割込みコードＩＣを出力するレジス
タである。割込みコードｉｃと割込みコードＩＣは割込
みコードレジスタ３１の入力信号と出力信号であり値は
同じものである。割込みコードレジスタ３１のホールド
条件ＨＬＤはＶである。 制御記憶手段５は制御記憶５０とアドレス回路５１とア
ドレスレジスタ５２と制御レジスタ５３とから構成され
る。アドレス回路５１は制御記憶起動信号Ｖによって割
込み処理を行なうマイクロプログラムの先頭アドレスを
出力し、順次マイクロ命令アドレスＣＳａを信号線５０
０を介して出力する。アドレスレジスタ５２はマイクロ
命令アドレスＣＳａを受は保持し、信号線５０１を介し
て出力する。制御記憶５０は複数のマイクロ命令語が格
納されており、マイクロ命令アドレスＣ５Ａによってア
ドレスを与えられ、対応するマイクロ命令語を出力する
。信号線５０３を介してｊｔｌＩＪ御信号ｃｔｌが出力
され、次に実行するマイクロ命令語のアドレスｎａが信
号線５０２を介して出力される。制御レジスタ５３は制
御信号ｃｔｌを受は信号線５０４を介して外部に制御信
号ＣＴＬを出力するレジスタである。不正割込みコード
検出手段４ではゼロ検出器４０で割込みコードレジスタ
３１の出力する割込みコードＩＣを監視し、割込みコー
ドＩＣが”ｏｏｏ“（＋６進）となったら障害検出信号
ＥＲＲを信号線４００を介して外部に出力する。障害検
出信号ＥＲＲは ＥＲＲ＝ＣＨＫ・（Ｉ Ｃ−”０００”（＋６進））で
ある。 このように使用されない例外コードＥＣに対応する割込
みコードｉｃに”０００（＋６進）”を割りつけておき
、割込みコードＩＣが”０００ （１６進）”でないこ
とをチェックすることにより、簡単な検出回路で障害を
検出できる。
以上説明したように本発明は、不正な例外コードが発生
し、不正な割込みコーが生成されたことを検出する手段
を有することにより、装置の異常を検出できる効果があ
る。
し、不正な割込みコーが生成されたことを検出する手段
を有することにより、装置の異常を検出できる効果があ
る。
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 １−−−−−−−−−−例外検出手段、２−−−−−−
−−−−−−エンコード手段、３・・・・・・−・・・
・メモリデコーダ、４−−−−−・・・・−・不正割込
みコード検出手段、５・・・−・・・・・・・制御記憶
手段、２０−・・−・−・・・・エンコーダ、２１．２
２．３０−・・レジスタ、 ３１−−−−−−−−−−−−割込みコードレジスタ、
４０−−−−−−−−−ゼロ検出器、 ５０・・・・・・・・・・・・制御記憶、５１−−−−
−−−−−−−−アドレス回路、５２・・・・・・−・
・・・アドレスレジスタ、５３−−−−−−−−−一制
御レジスタ、１００．２００ 〜２０３，３００，３０
１，４００，５００〜５０４ −−−−−−−−−・・
・・・・・・・・・・・・・信号線。 特許出願人 日本電気株式会社 代理 人 弁理士 内厚 晋
ブロック図である。 １−−−−−−−−−−例外検出手段、２−−−−−−
−−−−−−エンコード手段、３・・・・・・−・・・
・メモリデコーダ、４−−−−−・・・・−・不正割込
みコード検出手段、５・・・−・・・・・・・制御記憶
手段、２０−・・−・−・・・・エンコーダ、２１．２
２．３０−・・レジスタ、 ３１−−−−−−−−−−−−割込みコードレジスタ、
４０−−−−−−−−−ゼロ検出器、 ５０・・・・・・・・・・・・制御記憶、５１−−−−
−−−−−−−−アドレス回路、５２・・・・・・−・
・・・アドレスレジスタ、５３−−−−−−−−−一制
御レジスタ、１００．２００ 〜２０３，３００，３０
１，４００，５００〜５０４ −−−−−−−−−・・
・・・・・・・・・・・・・信号線。 特許出願人 日本電気株式会社 代理 人 弁理士 内厚 晋
Claims (1)
- 【特許請求の範囲】 １、マイクロプログラム制御の情報処理装置において、 処理すべき命令の命令語やオペランドに関するメモリへ
のアクセス例外や、命令の実行によって発生する例外を
検出する例外検出手段と、 例外検出手段で検出された例外を例外コードに変換する
エンコード手段と、 エンコード手段によって生成された例外コードによって
アドレスを与えられ、該例外コードに対応する割込みコ
ードを出力するメモリデコーダと、 メモリデコーダが出力する割込みコードが正当な値であ
ることをチェックし、不正なコードを検出した時には障
害検出信号を出力する不正割込みコード検出手段と、 複数のマイクロ命令語が格納されている制御記憶を有し
、例外検出手段の例外検出信号に応答して、マイクロ命
令語を順次出力する制御記憶手段とを有することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023183A JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023183A JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197845A true JPH01197845A (ja) | 1989-08-09 |
| JPH0789324B2 JPH0789324B2 (ja) | 1995-09-27 |
Family
ID=12103535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023183A Expired - Lifetime JPH0789324B2 (ja) | 1988-02-02 | 1988-02-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789324B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120443A (ja) * | 1983-12-05 | 1985-06-27 | Fujitsu Ltd | 未定義命令検出回路 |
| JPS62293432A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 情報処理装置 |
-
1988
- 1988-02-02 JP JP63023183A patent/JPH0789324B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120443A (ja) * | 1983-12-05 | 1985-06-27 | Fujitsu Ltd | 未定義命令検出回路 |
| JPS62293432A (ja) * | 1986-06-13 | 1987-12-21 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789324B2 (ja) | 1995-09-27 |
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