JPH0789580B2 - ワンチツプ・マイクロ・コンピユ−タ - Google Patents
ワンチツプ・マイクロ・コンピユ−タInfo
- Publication number
- JPH0789580B2 JPH0789580B2 JP60100764A JP10076485A JPH0789580B2 JP H0789580 B2 JPH0789580 B2 JP H0789580B2 JP 60100764 A JP60100764 A JP 60100764A JP 10076485 A JP10076485 A JP 10076485A JP H0789580 B2 JPH0789580 B2 JP H0789580B2
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- JP
- Japan
- Prior art keywords
- circuit
- gate array
- section
- interface
- micro computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 238000010586 diagram Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Landscapes
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はワンチツプ・マイクロ・コンピユータに関す
る。特にゲート・アレイを同一のシリコン基板上に持つ
ワンチツプ・マイクロ・コンピユータに関する。
る。特にゲート・アレイを同一のシリコン基板上に持つ
ワンチツプ・マイクロ・コンピユータに関する。
本発明はゲート・アレイを具備するワンチツプ・マイク
ロ・コンピユータに於て、CPU部とゲート・アレイ部の
間に配線マスクにより様々な回路の接続が可能なインタ
ーフエース部を具備することにより、ゲート数が多く複
雑な回路を１の対応を可能にしたものである。
ロ・コンピユータに於て、CPU部とゲート・アレイ部の
間に配線マスクにより様々な回路の接続が可能なインタ
ーフエース部を具備することにより、ゲート数が多く複
雑な回路を１の対応を可能にしたものである。
従来のワンチツプ・マイクロ・コンピユータは周辺回路
として並列入出力回路やタイマ回路といつた多くの応用
分野に共通に必要とされる回路を一つのシリコン基板上
に集積し、各応用に際して不足の回路は外部に付加し、
入出力端子を介して接続していた。
として並列入出力回路やタイマ回路といつた多くの応用
分野に共通に必要とされる回路を一つのシリコン基板上
に集積し、各応用に際して不足の回路は外部に付加し、
入出力端子を介して接続していた。
これに対し外部に付加する回路を少なくする。又は無く
してしまう目的でゲート・アレイ付ワンチツプ・マイク
ロ・コンピユータが考えられた。（特願昭59−167049）
これにより従来は外付け部品で構成していた回路も同じ
シリコン基板上に含むことのできるワンチツプ・マイク
ロ・コンピユータが実現できるようになつた。
してしまう目的でゲート・アレイ付ワンチツプ・マイク
ロ・コンピユータが考えられた。（特願昭59−167049）
これにより従来は外付け部品で構成していた回路も同じ
シリコン基板上に含むことのできるワンチツプ・マイク
ロ・コンピユータが実現できるようになつた。
しかし、前述の従来技術ではCPU部とゲート・アレイ部
とのインターフエース回路が多くのゲートを必要とする
ため、ベーシツク・セルを多く使つてしまい、自由に使
えるベーシツク・セルが少なくなるという欠点があつ
た。
とのインターフエース回路が多くのゲートを必要とする
ため、ベーシツク・セルを多く使つてしまい、自由に使
えるベーシツク・セルが少なくなるという欠点があつ
た。
そこで本発明はこのような欠点を解決するもので、その
目的とするところは、ゲート数の多い複雑な回路を効率
良くシリコン基板上に集積することである。
目的とするところは、ゲート数の多い複雑な回路を効率
良くシリコン基板上に集積することである。
本発明のワンチップ・マイクロ・コンピュータは、マイ
クロ・コンピュータ部と、所望の論理を構成可能な複数
の基本論理セルを備えたゲート・アレイ部とを単一の基
板上に集積したワンチップ・マイクロ・コンピュータに
おいて、データ保持回路を有し、かつ前記マイクロ・コ
ンピュータ部内の内部バスと前記ゲート・アレイ部とを
データ保持回路を介して接続するインターフェース回路
を前記ゲート・アレイ部の外部に備えることを特徴とす
る。
クロ・コンピュータ部と、所望の論理を構成可能な複数
の基本論理セルを備えたゲート・アレイ部とを単一の基
板上に集積したワンチップ・マイクロ・コンピュータに
おいて、データ保持回路を有し、かつ前記マイクロ・コ
ンピュータ部内の内部バスと前記ゲート・アレイ部とを
データ保持回路を介して接続するインターフェース回路
を前記ゲート・アレイ部の外部に備えることを特徴とす
る。
第一図に本発明の一実施例であるシリコン基板上のレイ
アウト図を示す。図中１はシリコン基板、２はROM、３
はRAM、４は入出力部、５は内部バスでこれらによりCPU
部が構成される。７はベーシツク・セルの並びで、この
間の領域が配線領域である。８はゲート・アレイ部の入
出力セルである。インターフエース部６はゲート・アレ
イ部９とCPU部の間にあり、内部バス５と接続できる。
第２図（ａ）は本実施例におけるインターフエース部を
構成するフリツプ・フロツプ回路10とバス・ドライバー
回路11の平面図を示す。インターフエース部は第２図
（ａ）に示すフリツプ・フロツプ回路、バス・ドライバ
回路が８個より成つている。１個の大きさは約100μｍ
×300μｍである。第２図（ｂ）にはフリツプ・フロツ
プ回路の論理回路図を示す。第３図には第１図に示した
実施例に於るインターフエース部に含まれる８個のフリ
ツプ・フロツプ回路12とバス・ドライバー回路13の論理
回路図を示す。本実施例では内部バスも８本であるため
ゲート・アレイ部から内部バスへのデータの転送、又、
内部バス上のデータをラツチしてゲート・アレイ部に受
け渡すことが容易にできる。第２図（ａ）及び第３図に
示すようにフリツプ・フロツプ回路、バス・ドライバー
回路の端子間の接続はアルミ配線によつて形成する。第
４図には第一図の実施例に於るゲート・アレイ部のベー
シツク・セルの平面図を示す。ゲート・アレイ部への回
路の焼き付けはアルミ配線パターンの形成で行なわれ
る。従つて、ゲート・アレイ部とインターフエース部の
回路の焼き付けは同じ工程で行なわれるのでインターフ
エース部の配線のため特別な製造工程の増加は必要とし
ない。第４図に示すベーシツク・セルの大きさは約190
μｍ×74μｍである。従来の方法、つまりベーシツク・
セルを使つて第３図に示すフリツプ・フロツプ回路12と
バス・ドライバー回路13を形成した場合、９個のベーシ
ツク・セルが必要となる。その面積は0.13mm2である。
一方、第２図（ａ）の回路では0.03mm2で非常に小さ
い。又、第３図に示インターフエース部全体ではベーシ
ツク・セルが72個必要である。ゲート・アレイ付ワンチ
ツプ・マイクロ・コンピユータではゲート・アレイのベ
ーシツク・セルの数は200〜500程度であるので、ベーシ
ツク・セルを使つてインターフエース部を作つた場合、
その占める割合が高くなつてしまう。これに対し、本発
明のインターフエース部を具備することにより、ベーシ
ツク・セルはインターフエイスのために使われることが
なくなり自由な使い方ができるようになる。又、インタ
ーフエス部の接続は第５図に示すパラレル・ロードＤ型
フリツプ・フロツプと８ビツト・バス・ドライバー回路
の他、８ビツトのシフトレジスタ回路、あるいはカウン
タ回路といつたよく利用される回路を配線マスクの切り
換えにより構成することも容易である。その例として、
第６図（ａ）にはシフトレジスタ回路を構成した論理回
路例を示し。第６図（ｂ）にはその動作を表すタイミン
グ図を示す。この回路例ではCPU部とゲート・アレイ部
の間でデータのシリアルなやり取りが可能になる。
アウト図を示す。図中１はシリコン基板、２はROM、３
はRAM、４は入出力部、５は内部バスでこれらによりCPU
部が構成される。７はベーシツク・セルの並びで、この
間の領域が配線領域である。８はゲート・アレイ部の入
出力セルである。インターフエース部６はゲート・アレ
イ部９とCPU部の間にあり、内部バス５と接続できる。
第２図（ａ）は本実施例におけるインターフエース部を
構成するフリツプ・フロツプ回路10とバス・ドライバー
回路11の平面図を示す。インターフエース部は第２図
（ａ）に示すフリツプ・フロツプ回路、バス・ドライバ
回路が８個より成つている。１個の大きさは約100μｍ
×300μｍである。第２図（ｂ）にはフリツプ・フロツ
プ回路の論理回路図を示す。第３図には第１図に示した
実施例に於るインターフエース部に含まれる８個のフリ
ツプ・フロツプ回路12とバス・ドライバー回路13の論理
回路図を示す。本実施例では内部バスも８本であるため
ゲート・アレイ部から内部バスへのデータの転送、又、
内部バス上のデータをラツチしてゲート・アレイ部に受
け渡すことが容易にできる。第２図（ａ）及び第３図に
示すようにフリツプ・フロツプ回路、バス・ドライバー
回路の端子間の接続はアルミ配線によつて形成する。第
４図には第一図の実施例に於るゲート・アレイ部のベー
シツク・セルの平面図を示す。ゲート・アレイ部への回
路の焼き付けはアルミ配線パターンの形成で行なわれ
る。従つて、ゲート・アレイ部とインターフエース部の
回路の焼き付けは同じ工程で行なわれるのでインターフ
エース部の配線のため特別な製造工程の増加は必要とし
ない。第４図に示すベーシツク・セルの大きさは約190
μｍ×74μｍである。従来の方法、つまりベーシツク・
セルを使つて第３図に示すフリツプ・フロツプ回路12と
バス・ドライバー回路13を形成した場合、９個のベーシ
ツク・セルが必要となる。その面積は0.13mm2である。
一方、第２図（ａ）の回路では0.03mm2で非常に小さ
い。又、第３図に示インターフエース部全体ではベーシ
ツク・セルが72個必要である。ゲート・アレイ付ワンチ
ツプ・マイクロ・コンピユータではゲート・アレイのベ
ーシツク・セルの数は200〜500程度であるので、ベーシ
ツク・セルを使つてインターフエース部を作つた場合、
その占める割合が高くなつてしまう。これに対し、本発
明のインターフエース部を具備することにより、ベーシ
ツク・セルはインターフエイスのために使われることが
なくなり自由な使い方ができるようになる。又、インタ
ーフエス部の接続は第５図に示すパラレル・ロードＤ型
フリツプ・フロツプと８ビツト・バス・ドライバー回路
の他、８ビツトのシフトレジスタ回路、あるいはカウン
タ回路といつたよく利用される回路を配線マスクの切り
換えにより構成することも容易である。その例として、
第６図（ａ）にはシフトレジスタ回路を構成した論理回
路例を示し。第６図（ｂ）にはその動作を表すタイミン
グ図を示す。この回路例ではCPU部とゲート・アレイ部
の間でデータのシリアルなやり取りが可能になる。
説明に基づいた実施例ではフリップ・フロップ回路を使
ったが、ラッチ回路等を使っても同様の効果が得られ
る。
ったが、ラッチ回路等を使っても同様の効果が得られ
る。
［発明の効果］ このようにデータ保持回路を有するインターフェース回
路部をゲート・アレイ部の外部に備えることにより、イ
ンターフェース回路の面積を減少させることができ、ま
た、ゲート・アレイ部がインターフェース回路のために
使われなくなるので、ゲート・アレイ部を自由に使うこ
とができる、といった効果が得られる。
路部をゲート・アレイ部の外部に備えることにより、イ
ンターフェース回路の面積を減少させることができ、ま
た、ゲート・アレイ部がインターフェース回路のために
使われなくなるので、ゲート・アレイ部を自由に使うこ
とができる、といった効果が得られる。
第１図は本発明のワンチップ・マイクロ・コンピュータ
の製造方法を使用して製造するワンチップ・マイクロ・
コンピュータのレイアウト図。 １……シリコン基板 ２……ROM ３……RAM ４……入出力部 ５……内部バス ６……インターフエース部 ７……ベーシツク・セルの並び ８……ゲート・アレイ部の入出力部 第２図（ａ）は第一図の実施例に於けるインターフエー
ス部を構成するフリツプ・フロツプ回路10とバス・ドラ
イバー回路11の平面図。 第２図（ｂ）はフリツプ・フロツプ回路の回路図。 第３図は第一図の実施例におけるインターフエース部の
論理回路図を示す。 第４図はベイシツクセルの平面図。 第５図は８ビツトのロード付Ｄ型フリツプ・フロツプと
バス・ドライバーを構成した例を示す回路図。 第６図（ａ）はシフトレジスタを構成した例を示す論理
回路図。第６図（ｂ）はその動作を表すタイミング図。
の製造方法を使用して製造するワンチップ・マイクロ・
コンピュータのレイアウト図。 １……シリコン基板 ２……ROM ３……RAM ４……入出力部 ５……内部バス ６……インターフエース部 ７……ベーシツク・セルの並び ８……ゲート・アレイ部の入出力部 第２図（ａ）は第一図の実施例に於けるインターフエー
ス部を構成するフリツプ・フロツプ回路10とバス・ドラ
イバー回路11の平面図。 第２図（ｂ）はフリツプ・フロツプ回路の回路図。 第３図は第一図の実施例におけるインターフエース部の
論理回路図を示す。 第４図はベイシツクセルの平面図。 第５図は８ビツトのロード付Ｄ型フリツプ・フロツプと
バス・ドライバーを構成した例を示す回路図。 第６図（ａ）はシフトレジスタを構成した例を示す論理
回路図。第６図（ｂ）はその動作を表すタイミング図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｕ
Claims (1)
- 【請求項１】マイクロ・コンピュータ部と、所望の論理
を構成可能な複数の基本論理セルを備えたゲート・アレ
イ部とを単一の基板上に集積したワンチップ・マイクロ
・コンピュータにおいて、 データ保持回路を有し、かつ前記マイクロ・コンピュー
タ部内の内部バスと前記ゲート・アレイ部とを前記デー
タ保持回路を介して接続するインターフェース回路を、
前記ゲート・アレイ部の外部の前記基板上に備えること
を特徴とするワンチップ・マイクロ・コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100764A JPH0789580B2 (ja) | 1985-05-13 | 1985-05-13 | ワンチツプ・マイクロ・コンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100764A JPH0789580B2 (ja) | 1985-05-13 | 1985-05-13 | ワンチツプ・マイクロ・コンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61258465A JPS61258465A (ja) | 1986-11-15 |
| JPH0789580B2 true JPH0789580B2 (ja) | 1995-09-27 |
Family
ID=14282570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100764A Expired - Lifetime JPH0789580B2 (ja) | 1985-05-13 | 1985-05-13 | ワンチツプ・マイクロ・コンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789580B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
| JPH02164051A (ja) * | 1988-12-19 | 1990-06-25 | Hitachi Ltd | 半導体装置 |
| US5347181A (en) * | 1992-04-29 | 1994-09-13 | Motorola, Inc. | Interface control logic for embedding a microprocessor in a gate array |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
| JPS5983260A (ja) * | 1982-11-02 | 1984-05-14 | Matsushita Electronics Corp | 大規模集積回路の製造方法 |
-
1985
- 1985-05-13 JP JP60100764A patent/JPH0789580B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61258465A (ja) | 1986-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |