JPS6325378B2 - - Google Patents
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- JPS6325378B2 JPS6325378B2 JP58122680A JP12268083A JPS6325378B2 JP S6325378 B2 JPS6325378 B2 JP S6325378B2 JP 58122680 A JP58122680 A JP 58122680A JP 12268083 A JP12268083 A JP 12268083A JP S6325378 B2 JPS6325378 B2 JP S6325378B2
- Authority
- JP
- Japan
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- circuit
- address
- vector
- register
- cache
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はベクトル演算処理をする情報処理装置
におけるキヤツシユデイレクトリの登録アドレス
の無効化処理を行なうキヤツシユ無効化制御装置
に関する。
におけるキヤツシユデイレクトリの登録アドレス
の無効化処理を行なうキヤツシユ無効化制御装置
に関する。
従来技術
キヤツシユメモリ回路を有するスカラー装置と
主記憶装置に対して複数個のインタフエースを有
し、複数の要素データを同時にアクセスすること
のできる並列ベクトル演算装置とを含む情報処理
システムにおいて、ベクトル演算装置が行なうベ
クトル要素の主記憶装置に対するストア動作に対
応して、スカラー装置で有するキヤツシユメモリ
回路の内容を保証するためにベクトルストアアド
レスをキヤツシユメモリ回路に送り、キヤツシユ
メモリにベクトルストアアドレスに対応したデー
タが登録されているか否かチエツクし登録されて
いれば該登録を無効化する無効化回路を備えた方
式が従来から知られている。また、主記憶上の複
数の要素データを同時にアクセスする並列ベクト
ル演算装置においては、処理を高速に行なうため
に無効化回路を複数個設けることも一般に知られ
ている。
主記憶装置に対して複数個のインタフエースを有
し、複数の要素データを同時にアクセスすること
のできる並列ベクトル演算装置とを含む情報処理
システムにおいて、ベクトル演算装置が行なうベ
クトル要素の主記憶装置に対するストア動作に対
応して、スカラー装置で有するキヤツシユメモリ
回路の内容を保証するためにベクトルストアアド
レスをキヤツシユメモリ回路に送り、キヤツシユ
メモリにベクトルストアアドレスに対応したデー
タが登録されているか否かチエツクし登録されて
いれば該登録を無効化する無効化回路を備えた方
式が従来から知られている。また、主記憶上の複
数の要素データを同時にアクセスする並列ベクト
ル演算装置においては、処理を高速に行なうため
に無効化回路を複数個設けることも一般に知られ
ている。
さらに、無効化回路の処理効率を向上させるた
め複数個の無効化回路に入力される複数個のベク
トルストアアドレスを隣り同志ブロツクアドレス
単位で比較し一致するものがあればどちらか一方
の無効化処理を抑止し無駄な無効化動作をはぶく
方式も知られている。
め複数個の無効化回路に入力される複数個のベク
トルストアアドレスを隣り同志ブロツクアドレス
単位で比較し一致するものがあればどちらか一方
の無効化処理を抑止し無駄な無効化動作をはぶく
方式も知られている。
発明の目的
本発明の目的は、ベクトル要素のストア動作
は、連続番地へのストア動作、一定距離番地毎へ
のストア動作およびランダムな番地へのストアに
大別されるが前２者のストア動作がほとんどであ
る性質を利用しベクトルストアの要素データ間の
距離とキヤツシユブロツクサイズとから同一キヤ
ツシユブロツクに対して何個のベクトルストアア
ドレスが含まれるかを調べ、その要素数のベクト
ルストアアドレス発生を省略し無効化処理の効率
を向上させるようにしたキヤツシユ無効化制御装
置を提供することにある。
は、連続番地へのストア動作、一定距離番地毎へ
のストア動作およびランダムな番地へのストアに
大別されるが前２者のストア動作がほとんどであ
る性質を利用しベクトルストアの要素データ間の
距離とキヤツシユブロツクサイズとから同一キヤ
ツシユブロツクに対して何個のベクトルストアア
ドレスが含まれるかを調べ、その要素数のベクト
ルストアアドレス発生を省略し無効化処理の効率
を向上させるようにしたキヤツシユ無効化制御装
置を提供することにある。
発明の構成
本発明の装置は、主記憶装置と、
該主記憶装置に対して複数個のインタフエース
を持ち複数の要素データを同時にアクセスするこ
とのできる並列ベクトル演算装置と、 キヤツシユメモリ回路を有するスカラー演算装
置とを備えた情報処理システムにおいて、 前記キヤツシユメモリ回路の格納データに対応
するブロツクアドレス情報を保持するデイレクト
リ回路と、 ベクトルストアの開始アドレスを格納するベー
スレジスタと、 要素データ間の距離(D)を格納するデイスタンス
レジスターと、 ベクトルストアの要素数を格納する要素数レジ
スタと、 前記ベースレジスタ、デイスタンスレジスタ、
および要素数レジスタにそれぞれ接続され、ベク
トルストアアドレスを作成するアドレス作成回路
と、 該アドレス回路から送られてくるベクトルスト
アアドレスを含むブロツクアドレスが前記デイレ
クトリ回路に登録されているか否かをチエツクし
登録されていれば一致信号を発生する検出回路
と、 該検出回路からの一致信号に応答して前記デイ
レクトリ回路の対応する登録アドレスを無効化す
る無効化回路と、前記ベクトルストア命令により
前記主記憶装置上に連続またはある等間隔に配列
ストアされる複数の要素データからなるベクトル
データの要素データ間の距離と前記キヤツシユメ
モリ回路に登録される前記主記憶上のある連続す
るデータの長さであるキヤツシユブロツクサイズ
とを比較し該キヤツシユブロツクサイズの中に含
まれる前記ベクトルデータを構成する要素データ
の数を調べ要素数に対応した信号を発生する要素
数チエツク回路と、 該要素数チエツク回路の出力に応答して前記ア
ドレス作成回路にベクトルストアアドレスを縮退
して更新するよう指示するベクトルストアアドレ
ス縮退指示回路とから構成されている。
を持ち複数の要素データを同時にアクセスするこ
とのできる並列ベクトル演算装置と、 キヤツシユメモリ回路を有するスカラー演算装
置とを備えた情報処理システムにおいて、 前記キヤツシユメモリ回路の格納データに対応
するブロツクアドレス情報を保持するデイレクト
リ回路と、 ベクトルストアの開始アドレスを格納するベー
スレジスタと、 要素データ間の距離(D)を格納するデイスタンス
レジスターと、 ベクトルストアの要素数を格納する要素数レジ
スタと、 前記ベースレジスタ、デイスタンスレジスタ、
および要素数レジスタにそれぞれ接続され、ベク
トルストアアドレスを作成するアドレス作成回路
と、 該アドレス回路から送られてくるベクトルスト
アアドレスを含むブロツクアドレスが前記デイレ
クトリ回路に登録されているか否かをチエツクし
登録されていれば一致信号を発生する検出回路
と、 該検出回路からの一致信号に応答して前記デイ
レクトリ回路の対応する登録アドレスを無効化す
る無効化回路と、前記ベクトルストア命令により
前記主記憶装置上に連続またはある等間隔に配列
ストアされる複数の要素データからなるベクトル
データの要素データ間の距離と前記キヤツシユメ
モリ回路に登録される前記主記憶上のある連続す
るデータの長さであるキヤツシユブロツクサイズ
とを比較し該キヤツシユブロツクサイズの中に含
まれる前記ベクトルデータを構成する要素データ
の数を調べ要素数に対応した信号を発生する要素
数チエツク回路と、 該要素数チエツク回路の出力に応答して前記ア
ドレス作成回路にベクトルストアアドレスを縮退
して更新するよう指示するベクトルストアアドレ
ス縮退指示回路とから構成されている。
発明の実施例
次に本発明について図面を参照しながら詳細に
説明する。
説明する。
第１図を参照すると、本発明の一実施例は、ベ
ースレジスタ１、距離デイスタンスレジスタ２、
要素数レジスタ３、ブロツクサイズレジスタ４、
アドレス作成回路５、要素数チエツク回路６、ベ
クトルストアアドレス縮退指示回路７、デイレク
トリ１００、無効化回路１５０、および転送パス
２０１−２０７を含む。
ースレジスタ１、距離デイスタンスレジスタ２、
要素数レジスタ３、ブロツクサイズレジスタ４、
アドレス作成回路５、要素数チエツク回路６、ベ
クトルストアアドレス縮退指示回路７、デイレク
トリ１００、無効化回路１５０、および転送パス
２０１−２０７を含む。
前記デイレクトリ１００はセツトアドレスレジ
スタ１０１、ブロツクアドレスレジスタ１０２、
記憶回路１１０および１１１、比較回路１２１お
よび１２２、ゲート１３１−１３３、およびレジ
スタ１４０−１４３から構成されている。
スタ１０１、ブロツクアドレスレジスタ１０２、
記憶回路１１０および１１１、比較回路１２１お
よび１２２、ゲート１３１−１３３、およびレジ
スタ１４０−１４３から構成されている。
前記無効化回路１５０はＶビツトリードアドレ
スレジスタ１５１、Ｖビツト記憶回路１５３およ
び１５４、Ｖビツト無効化書込アドレスレジスタ
１５５および無効化制御回路１５６を含む。
スレジスタ１５１、Ｖビツト記憶回路１５３およ
び１５４、Ｖビツト無効化書込アドレスレジスタ
１５５および無効化制御回路１５６を含む。
前記アドレス回路５は、２入力切替回路５１お
よび５２、加算器５４およびストアアドレスレジ
スタ５５から構成されている。
よび５２、加算器５４およびストアアドレスレジ
スタ５５から構成されている。
次に本発明の一実施例の動作を詳細に説明す
る。
る。
ベクトルストア命令により主記憶上の連続また
は等間隔に複数の要素データから構成されるベク
トルデータをストアするためにベクトルデータの
主記憶上のストア開始アドレスを格納するベース
レジスタ１および要素データ間の距離を格納する
デイスタンスレジスタ２から転送パス２０１およ
び２０２を介してベクトルストアの開始アドレス
(B)とベクトルストア要素間距離(D)とがアドレス作
成回路５に送られ、該回路５でベクトルストアア
ドレスＢ＋Ｄ、Ｂ＋2D、Ｂ＋3D、……（Ｅ−
１）Ｄ（Ｅ；ベクトルストア命令により主記憶上
にストアされる要素データの数であり、要素数レ
ジスタ３から与えられる）が作成されストアアド
レスレジスタ５５（第２図）にマシンサイクル毎
に結果がセツトされる。第２図を参照すると、２
入力切替回路５１はストアアドレス作成開始時点
では、転送パス２０１を選択し、以降転送パス２
２０を選択するよう制御線２１９で制御される。
この制御信号線２１９はアドレス作成回路５を制
御する制御回路（図示せず）に接続されている。
２入力切替回路５２は、制御線２０６で指示され
るまでは転送パス２０２を選択する。
は等間隔に複数の要素データから構成されるベク
トルデータをストアするためにベクトルデータの
主記憶上のストア開始アドレスを格納するベース
レジスタ１および要素データ間の距離を格納する
デイスタンスレジスタ２から転送パス２０１およ
び２０２を介してベクトルストアの開始アドレス
(B)とベクトルストア要素間距離(D)とがアドレス作
成回路５に送られ、該回路５でベクトルストアア
ドレスＢ＋Ｄ、Ｂ＋2D、Ｂ＋3D、……（Ｅ−
１）Ｄ（Ｅ；ベクトルストア命令により主記憶上
にストアされる要素データの数であり、要素数レ
ジスタ３から与えられる）が作成されストアアド
レスレジスタ５５（第２図）にマシンサイクル毎
に結果がセツトされる。第２図を参照すると、２
入力切替回路５１はストアアドレス作成開始時点
では、転送パス２０１を選択し、以降転送パス２
２０を選択するよう制御線２１９で制御される。
この制御信号線２１９はアドレス作成回路５を制
御する制御回路（図示せず）に接続されている。
２入力切替回路５２は、制御線２０６で指示され
るまでは転送パス２０２を選択する。
転送パス２０７および２０８を介してキヤツシ
ユブロツクアドレス情報、キヤツシユセツトアド
レス情報がデイレクトリ回路１００のブロツクア
ドレスレジスタ１０２およびセツトアドレスレジ
スタ１０１にそれぞれ送られる。本実施例のキヤ
ツシユは２レベル（２コンパートメント）構成で
それぞれレベル０、レベル１キヤツシユと呼ぶこ
とにする。
ユブロツクアドレス情報、キヤツシユセツトアド
レス情報がデイレクトリ回路１００のブロツクア
ドレスレジスタ１０２およびセツトアドレスレジ
スタ１０１にそれぞれ送られる。本実施例のキヤ
ツシユは２レベル（２コンパートメント）構成で
それぞれレベル０、レベル１キヤツシユと呼ぶこ
とにする。
レベル０記憶回路１１０およびレベル１記憶回
路１１１は、それぞれレベル０およびレベル１キ
ヤツシユに記憶された主記憶の一部のデータの主
記憶上のブロツクアドレスがセツトアドレスレジ
スタ１０１で示されるセツトアドレス対応に登録
されている。また、これらの記憶回路１１０およ
び１１１の内容が有効か無効かを示すのが無効化
回路１５０内のレベル0Vビツト記憶回路１５３
およびレベル1Vビツト記憶回路１５４である。
本実施例では、前記記憶回路１５３，１５４の有
効状態をＶ＝１、無効状態をＶ＝０と表わすこと
にする。
路１１１は、それぞれレベル０およびレベル１キ
ヤツシユに記憶された主記憶の一部のデータの主
記憶上のブロツクアドレスがセツトアドレスレジ
スタ１０１で示されるセツトアドレス対応に登録
されている。また、これらの記憶回路１１０およ
び１１１の内容が有効か無効かを示すのが無効化
回路１５０内のレベル0Vビツト記憶回路１５３
およびレベル1Vビツト記憶回路１５４である。
本実施例では、前記記憶回路１５３，１５４の有
効状態をＶ＝１、無効状態をＶ＝０と表わすこと
にする。
前記アドレス作成回路５からのセツトアドレス
が前記セツトアドレスレジスタ１０１に送られる
のと同期して、Ｖビツトリードアドレスレジスタ
１５１に送られる。
が前記セツトアドレスレジスタ１０１に送られる
のと同期して、Ｖビツトリードアドレスレジスタ
１５１に送られる。
前記セツトアドレスレジスタ１０１の出力２１
０で指定されるレベル０記憶回路１１０およびレ
ベル１記憶回路１１１のセツトアドレスから本デ
イレクトリ回路１００に登録されたブロツクアド
レス情報が読み出され、前記ブロツクアドレスレ
ジスタ１０２の内容と比較回路１２１および１２
２で比較される。これらの比較回路１２１および
１２２の出力と、Ｖビツトリードアドレスレジス
タ１５１の出力２１６で指定され読み出されるレ
ベル0Vビツト記憶回路１５３およびレベル1Vビ
ツト記憶回路１５４の出力２１４，２１５がアン
ド／ナンドゲート１３１および１３２でそれぞれ
論理積がとられアンドゲート出力がレベル０一致
レジスタ１４１、レベル１一致レジスタ１４３に
セツトされる。前記ゲート１３１および１３２の
ナンド出力がナンドゲート１３３で論理和がとら
れ、キヤツシユ一致レジスタ１４１にセツトされ
る。該レジスタ１４１に“１”がセツトされる
と、一致を検出したセツトアドレス情報が一致ア
ドレスレジスタ１４０から転送パス２１１を介し
てＶビツト無効化書込アドレスレジスタ１５５に
送られる。次に無効化回路１５０では前記レジス
タ１４１および１４２（または１４３）から一致
信号および一致レベル信号を無効化制御回路１５
６で受けとりＶビツト無効化書込レジスタ１５２
の０出力を前記Ｖビツト無効化書込アドレスレジ
スタ１５５で示される位置に、書込むよう書込制
御信号を線２２１に出力する。
０で指定されるレベル０記憶回路１１０およびレ
ベル１記憶回路１１１のセツトアドレスから本デ
イレクトリ回路１００に登録されたブロツクアド
レス情報が読み出され、前記ブロツクアドレスレ
ジスタ１０２の内容と比較回路１２１および１２
２で比較される。これらの比較回路１２１および
１２２の出力と、Ｖビツトリードアドレスレジス
タ１５１の出力２１６で指定され読み出されるレ
ベル0Vビツト記憶回路１５３およびレベル1Vビ
ツト記憶回路１５４の出力２１４，２１５がアン
ド／ナンドゲート１３１および１３２でそれぞれ
論理積がとられアンドゲート出力がレベル０一致
レジスタ１４１、レベル１一致レジスタ１４３に
セツトされる。前記ゲート１３１および１３２の
ナンド出力がナンドゲート１３３で論理和がとら
れ、キヤツシユ一致レジスタ１４１にセツトされ
る。該レジスタ１４１に“１”がセツトされる
と、一致を検出したセツトアドレス情報が一致ア
ドレスレジスタ１４０から転送パス２１１を介し
てＶビツト無効化書込アドレスレジスタ１５５に
送られる。次に無効化回路１５０では前記レジス
タ１４１および１４２（または１４３）から一致
信号および一致レベル信号を無効化制御回路１５
６で受けとりＶビツト無効化書込レジスタ１５２
の０出力を前記Ｖビツト無効化書込アドレスレジ
スタ１５５で示される位置に、書込むよう書込制
御信号を線２２１に出力する。
以上がベクトルストアアドレスに対する、キヤ
ツシユ無効化処理の動作説明である。
ツシユ無効化処理の動作説明である。
次に、本発明の特徴でもある要素数チエツク回
路６およびベクトルストアアドレス縮退指示回路
７について詳細に説明する。
路６およびベクトルストアアドレス縮退指示回路
７について詳細に説明する。
第３図および第４図における本実施例のキヤツ
シユブロツクサイズ（BS）は128バイト、ベクタ
ストアデータはバイト巾、要素間距離の最小は４
バイトとする。また前記ベースレジスタ１および
デイスタンスレジスタ２は32ビツトバイトアドレ
ス情報を持ち、要素数レジスタ３は９ビツトで29
個の要素数を示すことができる。
シユブロツクサイズ（BS）は128バイト、ベクタ
ストアデータはバイト巾、要素間距離の最小は４
バイトとする。また前記ベースレジスタ１および
デイスタンスレジスタ２は32ビツトバイトアドレ
ス情報を持ち、要素数レジスタ３は９ビツトで29
個の要素数を示すことができる。
なお、本実施例では、デイスタンスレジスター
２は正値として扱うが距離が負で逆方向のストア
を扱う場合も当然含まれるが説明は省略する。
２は正値として扱うが距離が負で逆方向のストア
を扱う場合も当然含まれるが説明は省略する。
まず、第４図において例えば32ビツト長のデイ
スタンスレジスタ２から転送パス２０２を介し
て、要素数チエツク回路６にバイト長表現のベク
トルストアデータを構成する要素データ間の要素
間距離数（D0〜31）が送られる。該要素数チエツ
ク回路６では、要素間距離を以下の６種類に分類
する。｛要素間距離＝（４バイト）、（５〜８バイ
ト）、（９〜16バイト）、（17〜32バイト）、（33〜64
バイト）、（64バイト以上）｝。
スタンスレジスタ２から転送パス２０２を介し
て、要素数チエツク回路６にバイト長表現のベク
トルストアデータを構成する要素データ間の要素
間距離数（D0〜31）が送られる。該要素数チエツ
ク回路６では、要素間距離を以下の６種類に分類
する。｛要素間距離＝（４バイト）、（５〜８バイ
ト）、（９〜16バイト）、（17〜32バイト）、（33〜64
バイト）、（64バイト以上）｝。
すなわち、要素間距離が４バイトの場合、ブロ
ツクサイズ（BS）が128バイトなので128/4（32
個）のベクトル要素を、キヤツシユ１ブロツクに
ストアすることができる。言い換えれば１ブロツ
クを無効化するだけで連続ベクトルストアアドレ
ス32個分を無効化したのと同等となる。このよう
にベクトルストアアドレスの複数個を１個の無効
化アドレスとして処理することを無効化アドレス
縮退処理と呼ぶ。以下５〜８バイトは128/8（16
個）、９〜16バイトは128/16（８個）、17〜32バイ
トは、128/32（４個）、33〜64バイトは128/64
（２個）に無効化アドレスを縮退して作成するこ
とが可能となる。
ツクサイズ（BS）が128バイトなので128/4（32
個）のベクトル要素を、キヤツシユ１ブロツクに
ストアすることができる。言い換えれば１ブロツ
クを無効化するだけで連続ベクトルストアアドレ
ス32個分を無効化したのと同等となる。このよう
にベクトルストアアドレスの複数個を１個の無効
化アドレスとして処理することを無効化アドレス
縮退処理と呼ぶ。以下５〜８バイトは128/8（16
個）、９〜16バイトは128/16（８個）、17〜32バイ
トは、128/32（４個）、33〜64バイトは128/64
（２個）に無効化アドレスを縮退して作成するこ
とが可能となる。
第４図のアンドゲート６０１〜６１８は、上記
要素間距離を６種に分類する為のゲート回路の一
部を示す。ここでは要素間距離が４バイト長であ
ることを検出する回路を例にとり説明する。要素
間距離が４バイトであるためには、デイスタンス
レジスタ２の内容（D0〜31）がD29＝１で、かつ残
りD0〜28＝０、D30、31＝０であることがそれぞれ
ゲート６０１，６０３〜６０６、および６０２で
検出され、ゲート６１３でD29の出力と論理積が
とられ、４バイト長検出信号S5が発生される。な
お、ゲート６０１〜６０６へ入力する前記デイス
タンスレジスタ２の出力は全てコンプリメント出
力であることは言うまでもない。同様に５〜８バ
イト長検出信号がS4として、９〜16バイト長検出
がS3として17〜32バイト長がS2として、33〜64バ
イト長がS1として出力される。
要素間距離を６種に分類する為のゲート回路の一
部を示す。ここでは要素間距離が４バイト長であ
ることを検出する回路を例にとり説明する。要素
間距離が４バイトであるためには、デイスタンス
レジスタ２の内容（D0〜31）がD29＝１で、かつ残
りD0〜28＝０、D30、31＝０であることがそれぞれ
ゲート６０１，６０３〜６０６、および６０２で
検出され、ゲート６１３でD29の出力と論理積が
とられ、４バイト長検出信号S5が発生される。な
お、ゲート６０１〜６０６へ入力する前記デイス
タンスレジスタ２の出力は全てコンプリメント出
力であることは言うまでもない。同様に５〜８バ
イト長検出信号がS4として、９〜16バイト長検出
がS3として17〜32バイト長がS2として、33〜64バ
イト長がS1として出力される。
次に要素数チエツク回路からS1〜S5信号がベク
トルストアアドレス縮退指示回路７に送られる。
該動作と並行に要素数レジスタ３から送られてき
た要素数(E)を６入力切替回路７１を介して（Ｅ／
１）、（Ｅ／２）、（Ｅ／４）、（Ｅ／８）、（Ｅ／16
）、
（Ｅ／32）に対応するシフト回路が構成され、こ
れらの内から前記S1〜S5に対応する出力が選択さ
れてまずベクターストア要素数の縮退が行われ
る。
トルストアアドレス縮退指示回路７に送られる。
該動作と並行に要素数レジスタ３から送られてき
た要素数(E)を６入力切替回路７１を介して（Ｅ／
１）、（Ｅ／２）、（Ｅ／４）、（Ｅ／８）、（Ｅ／16
）、
（Ｅ／32）に対応するシフト回路が構成され、こ
れらの内から前記S1〜S5に対応する出力が選択さ
れてまずベクターストア要素数の縮退が行われ
る。
次に縮退された要素数出力に対して、残り要素
数減算回路７２で要素数が０になるまで−１減算
が行われる。減算結果は、その都度残り要素数レ
ジスタ７５にセツトされ出力が要素数零検出回路
７３でチエツクされ、零が検出されると無効化処
理完了信号２１８がアドレス作成回路５に送ら
れ、ベクトルストアアドレス作成動作が終了す
る。一方、前記無効化処理完了信号２１８が発生
するまでは、縮退検出回路７４でS1〜S5信号のど
れか発生しているものが有るかどうかチエツクし
発生しているものがあれば切替信号２０６が発生
され、第２図のアドレス加算器５４の一方の入力
がブロツクサイズレジスタ４の出力２０４を選択
し、ベクトルストアに対応するキヤツシユ無効化
アドレスはＢ、Ｂ＋Ｄ、Ｂ＋2D、……Ｂ＋Ｅ・
Ｄではなく、キヤツシユブロツクサイズBS内に
ベクトルストア要素データはBS／Ｄ個入つてい
るので、次式で表わされるキヤツシユ無効化アド
レスＢ、Ｂ＋BS、Ｂ＋２・BS、Ｂ＋３・BS…
…Ｂ＋｛Ｅ／（2x）＋１｝・BS、（但し2x―BS／
Ｄ）が算出されるよう制御される。
数減算回路７２で要素数が０になるまで−１減算
が行われる。減算結果は、その都度残り要素数レ
ジスタ７５にセツトされ出力が要素数零検出回路
７３でチエツクされ、零が検出されると無効化処
理完了信号２１８がアドレス作成回路５に送ら
れ、ベクトルストアアドレス作成動作が終了す
る。一方、前記無効化処理完了信号２１８が発生
するまでは、縮退検出回路７４でS1〜S5信号のど
れか発生しているものが有るかどうかチエツクし
発生しているものがあれば切替信号２０６が発生
され、第２図のアドレス加算器５４の一方の入力
がブロツクサイズレジスタ４の出力２０４を選択
し、ベクトルストアに対応するキヤツシユ無効化
アドレスはＢ、Ｂ＋Ｄ、Ｂ＋2D、……Ｂ＋Ｅ・
Ｄではなく、キヤツシユブロツクサイズBS内に
ベクトルストア要素データはBS／Ｄ個入つてい
るので、次式で表わされるキヤツシユ無効化アド
レスＢ、Ｂ＋BS、Ｂ＋２・BS、Ｂ＋３・BS…
…Ｂ＋｛Ｅ／（2x）＋１｝・BS、（但し2x―BS／
Ｄ）が算出されるよう制御される。
以上説明したように本発明の構成により、ベク
トルストアに対して、スカラー用キヤツシユメモ
リにベクトルストアアドレスに対応するブロツク
が登録されているかどうかチエツクされ、登録さ
れていれば対応する登録を無効化する方式におい
て、処理効率の高い装置を提供することが可能と
なる。
トルストアに対して、スカラー用キヤツシユメモ
リにベクトルストアアドレスに対応するブロツク
が登録されているかどうかチエツクされ、登録さ
れていれば対応する登録を無効化する方式におい
て、処理効率の高い装置を提供することが可能と
なる。
なお、本実施例では、キヤツシユデイレクトリ
回路１００、アドレス作成回路５および無効化回
路１５０が１組の場合について説明したが処理効
率を高めるためさらに複数組持たせてもよい。
回路１００、アドレス作成回路５および無効化回
路１５０が１組の場合について説明したが処理効
率を高めるためさらに複数組持たせてもよい。
また本実施例では、同一ブロツクに何個のベク
トルストア要素が含まれるかだけを考慮しベクト
ルストアの開始アドレス(B)は考慮に入れず、その
分余計に＋１個隣りのブロツクを無効化すること
で対処しているが、開始アドレスを考慮に入れた
方式も本発明に含まれる。
トルストア要素が含まれるかだけを考慮しベクト
ルストアの開始アドレス(B)は考慮に入れず、その
分余計に＋１個隣りのブロツクを無効化すること
で対処しているが、開始アドレスを考慮に入れた
方式も本発明に含まれる。
発明の効果
本発明には、キヤツシユメモリの１ブロツクサ
イズに含まれるベクトルストア要素数を調べるこ
とによりキヤツシユ無効化処理を各ベクトルスト
アアドレス毎に行なうことなく、ブロツクアドレ
ス毎に行なえ効率を高めることができるという効
果がある。
イズに含まれるベクトルストア要素数を調べるこ
とによりキヤツシユ無効化処理を各ベクトルスト
アアドレス毎に行なうことなく、ブロツクアドレ
ス毎に行なえ効率を高めることができるという効
果がある。
第１図は本発明の一実施例を示す図、第２図は
アドレス作成回路の詳細な構成を示す図、第３図
はベクトルストアアドレス縮退指示回路の詳細な
構成を示す図、および第４図は要素数チエツク回
路の詳細な構成を示す図である。 第１図から第４図において、１……ベースレジ
スタ、２……デイスタンスレジスタ、３……要素
数レジスタ、４……ブロツクサイズレジスタ、５
……アドレス作成回路、６……要素数チエツク回
路、７……ベクトルストアアドレス縮退指示回
路、１００……デイレクトリ回路、１０１……セ
ツトアドレスレジスタ、１０２……ブロツクアド
レスレジスタ、１１０……レベル０記憶回路、１
１１……レベル１記憶回路、１２０……検出回
路、１２１，１２２……比較回路、１３１，１３
２……アンド／ナンドゲート、１３３……ナン
ド／ゲート、１４０……一致アドレスレジスタ、
１４１……キヤツシユ一致レジスタ、１４２……
レベル０一致レジスタ、１４３……レベル１一致
レジスタ、１５０……無効化回路、１５１……Ｖ
ビツトリードアドレスレジスタ、１５２……Ｖビ
ツト無効化書込レジスタ、１５３……レベル0V
ビツト記憶回路、１５４……レベル1Vビツト記
憶回路、１５５……Ｖビツト無効化書込アドレス
レジスタ、１５６……無効化制御回路、５１，５
２……２入力切替回路、５３……ストアアドレス
レジスター１、５４……アドレス加算器、５５…
…ストアアドレスレジスター２、７１……６入力
切替回路、７２……残り要素数減算回路、７３…
…要素数零検出回路、７４……縮退検出回路、７
５……残り要素数レジスタ、２０１〜２１９……
データ線／制御線、６０１〜６２０……アンド／
ナンド／ゲート。
アドレス作成回路の詳細な構成を示す図、第３図
はベクトルストアアドレス縮退指示回路の詳細な
構成を示す図、および第４図は要素数チエツク回
路の詳細な構成を示す図である。 第１図から第４図において、１……ベースレジ
スタ、２……デイスタンスレジスタ、３……要素
数レジスタ、４……ブロツクサイズレジスタ、５
……アドレス作成回路、６……要素数チエツク回
路、７……ベクトルストアアドレス縮退指示回
路、１００……デイレクトリ回路、１０１……セ
ツトアドレスレジスタ、１０２……ブロツクアド
レスレジスタ、１１０……レベル０記憶回路、１
１１……レベル１記憶回路、１２０……検出回
路、１２１，１２２……比較回路、１３１，１３
２……アンド／ナンドゲート、１３３……ナン
ド／ゲート、１４０……一致アドレスレジスタ、
１４１……キヤツシユ一致レジスタ、１４２……
レベル０一致レジスタ、１４３……レベル１一致
レジスタ、１５０……無効化回路、１５１……Ｖ
ビツトリードアドレスレジスタ、１５２……Ｖビ
ツト無効化書込レジスタ、１５３……レベル0V
ビツト記憶回路、１５４……レベル1Vビツト記
憶回路、１５５……Ｖビツト無効化書込アドレス
レジスタ、１５６……無効化制御回路、５１，５
２……２入力切替回路、５３……ストアアドレス
レジスター１、５４……アドレス加算器、５５…
…ストアアドレスレジスター２、７１……６入力
切替回路、７２……残り要素数減算回路、７３…
…要素数零検出回路、７４……縮退検出回路、７
５……残り要素数レジスタ、２０１〜２１９……
データ線／制御線、６０１〜６２０……アンド／
ナンド／ゲート。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、 この主記憶装置に対して複数個のインタフエー
スを持ち複数の要素データを同時にアクセスする
ことのできる並列ベクトル演算装置と、 キヤツシユメモリ回路を有するスカラー演算装
置とを備えた情報処理システムにおいて、 前記キヤツシユメモリ回路の格納データに対応
するブロツクアドレス情報を保持するデイレクト
リ回路と、 ベクトルストア命令の開始アドレス、要素デー
タ間の距離およびベクトルストアの要素数に基づ
き、ベクトルストアアドレスを作成するアドレス
作成回路と、 該アドレス作成回路から送られてくるベクトル
ストアアドレスを含むブロツクアドレスが前記デ
イレクトリ回路または該回路の複写回路に登録さ
れているか否かをチエツクし、登録されていれば
一致信号を発生する検出回路と、 該検出回路からの一致信号に応答して前記デイ
レクトリ回路の対応する登録アドレスを無効化す
る無効化回路と、 前記ベクトルストア命令により前記主記憶装置
上に連続またはある等間隔に配列ストアされる複
数の要素データからなるベクトルデータの要素デ
ータ間の距離と前記キヤツシユメモリ回路に登録
される前記主記憶装置上のある連続するデータの
長さであるキヤツシユブロツクサイズとを比較し
該キヤツシユブロツクサイズの中に含まれる前記
ベクトルデータを構成する要素データの数 を調べ要素数に対応した信号を発生する要素数チ
エツク回路と、 該要素数チエツク回路の出力に応答して前記ア
ドレス作成回路にベクトルストアアドレスを縮退
して更新するよう指示するベクトルストアアドレ
ス縮退指示回路とを含むことを特徴とするキヤツ
シユ無効化制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122680A JPS6015759A (ja) | 1983-07-06 | 1983-07-06 | キヤツシユ無効化制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122680A JPS6015759A (ja) | 1983-07-06 | 1983-07-06 | キヤツシユ無効化制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015759A JPS6015759A (ja) | 1985-01-26 |
| JPS6325378B2 true JPS6325378B2 (ja) | 1988-05-25 |
Family
ID=14841966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122680A Granted JPS6015759A (ja) | 1983-07-06 | 1983-07-06 | キヤツシユ無効化制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015759A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264455A (ja) * | 1985-05-18 | 1986-11-22 | Fujitsu Ltd | 主記憶一致制御方式 |
-
1983
- 1983-07-06 JP JP58122680A patent/JPS6015759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6015759A (ja) | 1985-01-26 |
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