JPS6136262B2 - - Google Patents

Info

Publication number
JPS6136262B2
JPS6136262B2 JP54059354A JP5935479A JPS6136262B2 JP S6136262 B2 JPS6136262 B2 JP S6136262B2 JP 54059354 A JP54059354 A JP 54059354A JP 5935479 A JP5935479 A JP 5935479A JP S6136262 B2 JPS6136262 B2 JP S6136262B2
Authority
JP
Japan
Prior art keywords
circuit
simulation
integrated circuit
output signal
purpose computer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54059354A
Other languages
English (en)
Other versions
JPS55153054A (en
Inventor
Masayuki Myoshi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5935479A priority Critical patent/JPS55153054A/ja
Priority to US06/149,547 priority patent/US4342093A/en
Publication of JPS55153054A publication Critical patent/JPS55153054A/ja
Publication of JPS6136262B2 publication Critical patent/JPS6136262B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】 本発明はデイジタル論理回路のシミユレーシヨ
ン方式に関し、特に既存の高密度集積回路等を含
む論理回路の回路シミユレーシヨン方式に関する
ものである。
従来、デイジタル回路の回路シミユレーシヨン
は、一般に汎用目的コンピユータによりソフトウ
エア的に実現していた。例えば第１図の如く、集
積回路を接続して構成される論理回路の回路シミ
ユレーシヨンを形成する際にも、集積回路をソフ
トウエア的にANDゲート、ORゲートなどの基本
回路を用いて等価論理回路を構成し、汎用目的コ
ンピユータプログラムにより、ANDゲート、OR
ゲートなどの入力刺激に対する出力を計算するこ
とで実現していた。このため、論理回路の構成要
素である集積回路をANDゲート、ORゲートなど
の基本回路による等価論理回路に表現することが
できなければ、該論理回路の回路シミユレーシヨ
ンを形成することができないという問題があつ
た。特に、市販のマイクロプロセツサは集積度が
高く、またその内部論理回路図は一般に公開され
ないため、ANDゲート、ORゲートなどによる等
価論理回路を作成することは極めて困難である。
そのため、マイクロプロセツサを用いて構成され
る論理回路の回路シミユレーシヨンの形成も、ま
た不完全なものとなる。又、回路シミユレーシヨ
ンを汎用目的コンピユータにより実現する場合、
ANDゲート、ORゲートなどの基本回路の入力刺
激に対する出力を計算するコンピユータプログラ
ム命令の実行が相当に高速であつても、回路シミ
ユレーシヨンに必要なコンピユータ処理時間は膨
大となる。
本発明の目的は、市販のマイクロプロセツサの
ごとく、ANDゲート、ORゲートなどの基本回路
による等価論理回路に表現することが困難な高密
度集積回路を用いて構成される論理回路の回路シ
ミユレーシヨンを容易に実現することにある。本
発明のもう一つの目的は、回路シミユレーシヨン
に必要なコンピユータ処理時間を削減するシミユ
レーシヨン方式を提供することである。
しかして、本発明は回路シミユレーシヨンを形
成するにあたり、論理回路に含まれている高密度
集積回路は実際の論理回路装置に組込み、回路シ
ミユレーシヨンの出力ノードの値を、上記論理回
路装置に組込まれた集積回路に印加し、集積回路
の出力をバツフアリングして回路シミユレーシヨ
ンの入力ノードへの刺激とすることにより論理回
路全体のシミユレーシヨンを行うものである。
以下、図示の実施例により本発明の内容を詳細
に説明する。
第２図は本発明の一実施例のブロツク図であ
る。図において、集積回路４はシミユレーシヨン
の対象としている実際の論理回路に含まれている
もので、該集積回路４を除いた部分の回路シミユ
レーシヨンが汎用目的コンピユータによりソフト
ウエア的に形成される。制御回路２は汎用目的コ
ンピユータ１で実行されている回路シミユレーシ
ヨンプログラムの制御を受け、汎用目的コンピユ
ータ１から送出される回路シミユレーシヨンの出
力ノードの値を入力信号レジスタ３に設定して、
集積回路４を起動するものである。又、制御回路
２は集積回路４の出力信号を監視し、出力信号の
変化を感知すると、これを出力信号レジスタ５に
取り込むとゝもに、該出力信号レジスタ５の内容
を出力信号バツフア６に転送する働きもする。出
力信号バツフア６は、上記起動後の集積回路４の
出力信号を起動後からの変化時刻とゝもに格納す
るもので、その内容は制御回路２を経由して汎用
目的コンピユータ１に転送される。
第３図に第２図の動作を説明するためのタイム
チヤートを示す。第３図でａは汎用目的コンピユ
ータ１の時間の流れであり、ｂは集積回路４の時
間の流れである。
今、回路シミユレーシヨンの進行を管理するた
め汎用目的コンピユータ１の回路シミユレーシヨ
ンプログラム中に用意されている時計を、時刻１
０で「１」に設定すると同時に、制御回路２に対
して集積回路４のリセツトを指示したとする。こ
れにより制御回路２は集積回路４をリセツトし、
起動させるが、T2サイクルで該集積回路４を待
ち状態に戻す。この間の集積回路４の出力信号
は、出力信号レジスタ５を通して出力信号バツフ
ア６に蓄積される。時刻１１において、汎用目的
コンピユータ１の回路シミユレーシヨンプログラ
ムは出力信号バツフア６の内容を読み出し、信号
変化時刻に従い、回路シミユレーシヨンプログラ
ム内に記録する。
回路シミユレーシヨンプログラムの時計が進
み、T2サイクルの立下りを検知すると、時刻１
２において汎用目的コンピユータ１は集積回路４
の前段に接続されるべき回路シミユレーシヨンの
出力ノードの状態を制御回路２に送出する。制御
回路２は、該出力ノードの状態を受け取り入力信
号レジスタ３に格納した後、集積回路４を起動す
る。集積回路４は上記入力信号レジスタ３の内容
に従つた論理動作をするが、T2サイクルで再び
待ち状態となる。この間の出力信号変化は、前と
同様に出力信号レジスタ５を介して出力信号バツ
フア６に蓄積される。一方、回路シミユレーシヨ
ンプログラムは時計を進め、時刻１３でT3サイ
クルの立上りを検知すると、制御回路２を通して
出力信号バツフア６の内容を受け取り、回路シミ
ユレーシヨンプログラム内に設定する。即ち、出
力信号バツフア６に蓄積された内容が、集積回路
４の後段に接続されるべき回路シミユレーシヨン
の入力ノードに対する刺激として与えられる。次
の時刻１４では、汎用目的コンピユータ１は再び
回路シミユレーシヨンの出力ノードの状態を制御
回路２に送出し、以下同様の動作を繰り返す。
ここで、集積回路４を起動後、いつ停止させる
かは対象とする集積回路により任意に定めればよ
い。又、集積回路４としてはマイクロプロセツサ
の他、一般に起動、停止が任意に行えるものであ
れば、容易に実現可能である。
以下の説明から明らかな如く、本発明によれ
ば、ANDゲート、ORゲートなどの基本回路によ
る等価論理回路に表現することが困難な高密度集
積回路を含む論理回路のシミユレーシヨンが容易
に実現でき、又、ANDゲート、ORゲートなどの
基本回路の入力刺激に対する出力を計算するプロ
グラム命令の処理が不要となるため、回路シミユ
レーシヨンの処理時間が削減できる。又、実装集
積回路の出力をバツフアリングして回路シミユレ
ーシヨンの入力ノードへの刺激とすることによ
り、実装集積回路における信号変化履歴を正確に
補捉することができる。
【図面の簡単な説明】
第１図は本発明の回路シミユレーシヨンの対象
となる論理回路の概略構成を示す図、第２図は本
発明の一実施例のブロツク図、第３図は第２図の
動作を説明するための時間の流れ図である。 １…汎用目的コンピユータ、２…制御回路、３
…入力信号レジスタ、４…集積回路、５…出力信
号レジスタ、６…出力信号バツフア。

Claims (1)

    【特許請求の範囲】
  1. １ マイクロプロセツサ等のデイジタル回路を含
    む論理回路の回路シミユレーシヨン方式におい
    て、前記デイジタル回路は既存のものを実装し、
    それ以外の回路シミユレーシヨンを汎用目的コン
    ピユータ等により形成し、前記汎用目的コンピユ
    ータ等により形成された回路シミユレーシヨンの
    出力ノードの状態を前記デイジタル回路の入力端
    子に与えて、その出力端子に現われる出力信号を
    バツフアリングし、該バツフアリングされた出力
    信号を前記回路シミユレーシヨンの入力ノードへ
    の刺激とすることを特徴とする論理回路シミユレ
    ーシヨン方式。
JP5935479A 1979-05-15 1979-05-15 Logic circuit simulation system Granted JPS55153054A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5935479A JPS55153054A (en) 1979-05-15 1979-05-15 Logic circuit simulation system
US06/149,547 US4342093A (en) 1979-05-15 1980-05-13 Method of digital logic simulation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5935479A JPS55153054A (en) 1979-05-15 1979-05-15 Logic circuit simulation system

Publications (2)

Publication Number Publication Date
JPS55153054A JPS55153054A (en) 1980-11-28
JPS6136262B2 true JPS6136262B2 (ja) 1986-08-18

Family

ID=13110846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5935479A Granted JPS55153054A (en) 1979-05-15 1979-05-15 Logic circuit simulation system

Country Status (2)

Country Link
US (1) US4342093A (ja)
JP (1) JPS55153054A (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5884305A (ja) * 1981-11-12 1983-05-20 Mitsubishi Electric Corp シミユレ−シヨン装置
US4513384A (en) * 1982-06-18 1985-04-23 Therma-Wave, Inc. Thin film thickness measurements and depth profiling utilizing a thermal wave detection system
GB8309692D0 (en) * 1983-04-09 1983-05-11 Int Computers Ltd Verifying design of digital electronic systems
US4617663A (en) * 1983-04-13 1986-10-14 At&T Information Systems Inc. Interface testing of software systems
US4635218A (en) * 1983-05-09 1987-01-06 Valid Logic Systems Method for simulating system operation of static and dynamic circuit devices
US4590581A (en) * 1983-05-09 1986-05-20 Valid Logic Systems, Inc. Method and apparatus for modeling systems of complex circuits
US4587625A (en) * 1983-07-05 1986-05-06 Motorola Inc. Processor for simulating digital structures
JPS6091455A (ja) * 1983-10-24 1985-05-22 Fujitsu Ltd 論理回路のシミユレ−シヨン方式
JPS60102312A (ja) * 1983-11-02 1985-06-06 Mitsubishi Electric Corp シミユレ−シヨン装置
WO1985002033A1 (en) * 1983-11-03 1985-05-09 Prime Computer, Inc. Digital system simulation method and apparatus
US4628471A (en) * 1984-02-02 1986-12-09 Prime Computer, Inc. Digital system simulation method and apparatus having two signal-level modes of operation
FR2567273B1 (fr) * 1984-07-03 1986-11-14 Commissariat Energie Atomique Dispositif de simulation de la defaillance ou du bon fonctionnement d'un systeme logique
JPS61102569A (ja) * 1984-10-26 1986-05-21 Hitachi Ltd 高速論理シミユレ−シヨン装置
JPH0760169B2 (ja) * 1984-11-02 1995-06-28 三洋電機株式会社 論理回路のシミュレーション方法及びシミュレータ
US5056014A (en) * 1985-02-04 1991-10-08 Lockheed Sanders, Inc. Network simulation system
US4694411A (en) * 1985-02-04 1987-09-15 Sanders Associates, Inc. Simulation apparatus and method
US4725970A (en) * 1985-02-05 1988-02-16 Sanders Associates, Inc. Simulation device
JPH0743733B2 (ja) * 1985-12-11 1995-05-15 株式会社日立製作所 論理シミュレーション方法
JPS62182939A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 情報処理装置の論理シミユレ−シヨン方法
US4744084A (en) * 1986-02-27 1988-05-10 Mentor Graphics Corporation Hardware modeling system and method for simulating portions of electrical circuits
JPS62251843A (ja) * 1986-04-25 1987-11-02 Hitachi Ltd 論理シミユレ−シヨン方法および装置
ATE87754T1 (de) * 1986-06-06 1993-04-15 Siemens Ag Verfahren zur simulation eines verzoegerungsfehlers in einer logikschaltung und anordnungen zur durchfuehrung des verfahrens.
DE3785084D1 (de) * 1986-06-06 1993-05-06 Siemens Ag Verfahren zur simulation eines unterbrechungsfehlers in einer logikschaltung mit feldeffekttransistoren und anordnungen zur durchfuehrung des verfahrens.
US4787061A (en) * 1986-06-25 1988-11-22 Ikos Systems, Inc. Dual delay mode pipelined logic simulator
US5126966A (en) * 1986-06-25 1992-06-30 Ikos Systems, Inc. High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs
US4727545A (en) * 1986-09-02 1988-02-23 Digital Equipment Corporation Method and apparatus for isolating faults in a digital logic circuit
JP2636221B2 (ja) * 1986-09-09 1997-07-30 株式会社日立製作所 部分テスト項目作成方法
JPS6381567A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 論理シミユレ−シヨン処理装置
US4736338A (en) * 1986-10-07 1988-04-05 Silicon Solutions Corporation Programmable look up system
JPH07120359B2 (ja) * 1986-10-21 1995-12-20 日本電気株式会社 ハードウェアシミュレータにおけるシミュレーション方法
US4792913A (en) * 1986-11-03 1988-12-20 Grumman Aerospace Corporation Simulator for systems having analog and digital portions
JPS63145549A (ja) * 1986-12-09 1988-06-17 Hitachi Ltd 論理回路シミユレ−シヨン方法
US4817011A (en) * 1987-01-20 1989-03-28 Honeywell, Inc. Automated modeling method for tuning transformers
US4866663A (en) * 1987-02-13 1989-09-12 Sanders Associates, Inc. Simulation system
US4827427A (en) * 1987-03-05 1989-05-02 Hyduke Stanley M Instantaneous incremental compiler for producing logic circuit designs
US4956767A (en) * 1988-02-23 1990-09-11 Stellar Computer, Inc. Data processing system with model for status accumulating operation by simulating sequence of arithmetic steps performed by arithmetic processor
US4901259A (en) * 1988-08-15 1990-02-13 Lsi Logic Corporation Asic emulator
US5125098A (en) * 1989-10-06 1992-06-23 Sanders Associates, Inc. Finite state-machine employing a content-addressable memory
US5053991A (en) * 1989-10-06 1991-10-01 Sanders Associates, Inc. Content-addressable memory with soft-match capability
US5210699A (en) * 1989-12-18 1993-05-11 Siemens Components, Inc. Process for extracting logic from transistor and resistor data representations of circuits
US5530841A (en) * 1990-12-21 1996-06-25 Synopsys, Inc. Method for converting a hardware independent user description of a logic circuit into hardware components
EP0508619A2 (en) * 1991-04-11 1992-10-14 Hewlett-Packard Company Bi-directional socket stimulus interface for a logic simulator
JPH0561930A (ja) * 1991-08-30 1993-03-12 Nec Corp Ｃａｄシステム
US5392227A (en) * 1992-07-24 1995-02-21 Logic Modeling Corporation System and method for generating electronic circuit simulation models having improved accuracy
GB2303230B (en) * 1995-07-13 1998-08-12 Advanced Risc Mach Ltd Digital circuit simulation
US6397170B1 (en) 1998-08-18 2002-05-28 International Business Machines Corporation Simulation based power optimization
EP1859289A4 (en) * 2005-03-16 2011-03-30 Gaterocket Inc FPGA MATRIX EMULATION SYSTEM

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3927371A (en) * 1974-02-19 1975-12-16 Ibm Test system for large scale integrated circuits
JPS5431863B2 (ja) * 1975-01-17 1979-10-09

Also Published As

Publication number Publication date
US4342093A (en) 1982-07-27
JPS55153054A (en) 1980-11-28

Similar Documents

Publication Publication Date Title
JPS6136262B2 (ja)
JPH0458072B2 (ja)
JPH0533426B2 (ja)
JPS61110254A (ja) パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ
US4163291A (en) Input-output control circuit for FIFO memory
US4995037A (en) Adjustment method and apparatus of a computer
JP2508620B2 (ja) 論理回路シミュレ―ション装置
JPS62117001A (ja) プログラマブルシ−ケンスコントロ−ラの入出力処理方法
US5465383A (en) System for forming test patterns for large scale integrated circuits
JPS6348989Y2 (ja)
JPS6142355B2 (ja)
JPS6112283B2 (ja)
JPS6323563B2 (ja)
US20170329732A1 (en) Method for temporally synchronizing the output and/or temporally synchronizing the processing of signals
JP2575025B2 (ja) インサ−キット・エミュレ−タ
JPS59148971A (ja) 論理回路シミュレ−ション方法
CN117610471A (zh) 消除无时序网表仿真竞争冒险的方法、系统、设备及介质
JPH083797B2 (ja) マイコン論理シミュレーション方法
JPH03263178A (ja) 遅延シミュレーション方式
JPS58176725A (ja) 集積回路
JPH06259495A (ja) 論理シミュレーション方式
JPH05108752A (ja) シミユレーシヨン装置
JPH0821043B2 (ja) シミュレーション方法
JPS581810B2 (ja) ラッチ回路
JPS5942691A (ja) 信号処理順位制御回路