JPH0812939B2 - ジヨセフソン集積回路の製造方法 - Google Patents
ジヨセフソン集積回路の製造方法Info
- Publication number
- JPH0812939B2 JPH0812939B2 JP59263963A JP26396384A JPH0812939B2 JP H0812939 B2 JPH0812939 B2 JP H0812939B2 JP 59263963 A JP59263963 A JP 59263963A JP 26396384 A JP26396384 A JP 26396384A JP H0812939 B2 JPH0812939 B2 JP H0812939B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- resistor
- superconductor
- integrated circuit
- patterning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はジョセフソン素子を含む集積回路の製造方法
に関わり、特に回路素子である抵抗体を高精度に形成す
る方法に関わるものである。
に関わり、特に回路素子である抵抗体を高精度に形成す
る方法に関わるものである。
ジョセフソン素子を用いた論理回路は、動作が高速で
消費電力が極めて少ないことから、超大型コンピュータ
用の超高密集積回路を実現する可能性が大であるとし
て、研究開発が進められている。
消費電力が極めて少ないことから、超大型コンピュータ
用の超高密集積回路を実現する可能性が大であるとし
て、研究開発が進められている。
通常のジョセフソン集積回路は、バッファ層であるSi
O2膜を被着したシリコン基板上に超伝導体材料であるニ
オブ（Nb）のグラウンドプレーンを形成し、これをSiO
のような絶縁材料層で被覆した上にジョセフソン素子や
抵抗素子を作成して回路を構成するものである。
O2膜を被着したシリコン基板上に超伝導体材料であるニ
オブ（Nb）のグラウンドプレーンを形成し、これをSiO
のような絶縁材料層で被覆した上にジョセフソン素子や
抵抗素子を作成して回路を構成するものである。
この回路を構成する単位として、第３図に示すような
ジョセフソン素子と抵抗体を組み合わせたものが広く用
いられている。同図（ａ）はその平面図、（ｂ）はその
Ｘ−Ｘ′断面図、（ｃ）はそれを回路記号で表示したも
のである。図に於いて１はSiO層、２は抵抗体、３はそ
の一部にジョセフソン素子のベース電極が形成されるNb
膜、４はその一部にジョセフソン素子のカウンタ電極が
形成されるNb膜、５は２つのNb膜を絶縁するSiO膜、６
はジョセフソン素子の接合形成部分であり、これ等の下
方に存在するNbグラウンドプレーン、シリコン基板等は
図示されていない。
ジョセフソン素子と抵抗体を組み合わせたものが広く用
いられている。同図（ａ）はその平面図、（ｂ）はその
Ｘ−Ｘ′断面図、（ｃ）はそれを回路記号で表示したも
のである。図に於いて１はSiO層、２は抵抗体、３はそ
の一部にジョセフソン素子のベース電極が形成されるNb
膜、４はその一部にジョセフソン素子のカウンタ電極が
形成されるNb膜、５は２つのNb膜を絶縁するSiO膜、６
はジョセフソン素子の接合形成部分であり、これ等の下
方に存在するNbグラウンドプレーン、シリコン基板等は
図示されていない。
ここで用いられる抵抗体は、その抵抗値が１〜1.5Ω
のものであり、例えばアルミニウム（Al）皮膜を整形し
て作られる。これはNbのような超伝導体配線に接続され
るが、この接続部に接触抵抗類似の寄生抵抗が発生し、
その値は0.5Ω程度になることがあるので、形成する抵
抗体の抵抗値制御を困難にすることが起こる。
のものであり、例えばアルミニウム（Al）皮膜を整形し
て作られる。これはNbのような超伝導体配線に接続され
るが、この接続部に接触抵抗類似の寄生抵抗が発生し、
その値は0.5Ω程度になることがあるので、形成する抵
抗体の抵抗値制御を困難にすることが起こる。
この寄生抵抗が発生する原因としては、異種金属の接
触に因るよりも、Al膜とNb膜の間に存在するAlの酸化膜
に因るものが重要である。即ち、抵抗体の材料であるAl
膜をスパッタリングで被着し、これをパターニングして
抵抗体を形成する方法を採ると、Al膜が大気に曝される
結果としてその表面に自然酸化膜が発生し、これがNb膜
との間に介在いて寄生抵抗をもたらすのである。
触に因るよりも、Al膜とNb膜の間に存在するAlの酸化膜
に因るものが重要である。即ち、抵抗体の材料であるAl
膜をスパッタリングで被着し、これをパターニングして
抵抗体を形成する方法を採ると、Al膜が大気に曝される
結果としてその表面に自然酸化膜が発生し、これがNb膜
との間に介在いて寄生抵抗をもたらすのである。
これは、Nb膜をスパッタリング堆積する前のスパッタ
エッチングによって軽減することが可能であるが、完全
な解決法にはなっていない。また、この寄生抵抗は、そ
の値が一定しないので、予め増加分を見込んで抵抗体を
設計することも困難である。従って、かかる酸化膜が発
生することのない抵抗体形成方法が開発されれば、ジョ
セフソン集積回路の製造に好ましい影響を及ぼすことに
なる。
エッチングによって軽減することが可能であるが、完全
な解決法にはなっていない。また、この寄生抵抗は、そ
の値が一定しないので、予め増加分を見込んで抵抗体を
設計することも困難である。従って、かかる酸化膜が発
生することのない抵抗体形成方法が開発されれば、ジョ
セフソン集積回路の製造に好ましい影響を及ぼすことに
なる。
従来は上記のように、Nb膜をスパッタリング堆積する
前にAl膜の表面をスパッタエッチングし、自然酸化膜を
除去する方法が採られていた。これはある程度の効果を
示すが、抵抗値のばらつきを十分抑えるものではない。
前にAl膜の表面をスパッタエッチングし、自然酸化膜を
除去する方法が採られていた。これはある程度の効果を
示すが、抵抗値のばらつきを十分抑えるものではない。
従来行われているような、Al膜を一度大気に曝す工程
を含む方法では、寄生的な抵抗の発生を防ぐことは出来
ないので、Al膜を大気に曝すことなくその上にNb膜を堆
積し、抵抗体を形成する方法が開発されなければならな
い。
を含む方法では、寄生的な抵抗の発生を防ぐことは出来
ないので、Al膜を大気に曝すことなくその上にNb膜を堆
積し、抵抗体を形成する方法が開発されなければならな
い。
この問題点は、特許請求の範囲の項に記された本発明
の方法によって解決されるが、本発明を後述の実施例に
従って要約すると、Al膜の堆積に連続してNb膜を堆積
し、Al膜をエッチングしない条件のドライエッチングで
Nb膜をパターニングした後、Nb膜をエッチングしない条
件のドライエッチングでAlをパターニングして、抵抗体
を形成する工程を含むジョセフソン集積回路の製造方法
である。
の方法によって解決されるが、本発明を後述の実施例に
従って要約すると、Al膜の堆積に連続してNb膜を堆積
し、Al膜をエッチングしない条件のドライエッチングで
Nb膜をパターニングした後、Nb膜をエッチングしない条
件のドライエッチングでAlをパターニングして、抵抗体
を形成する工程を含むジョセフソン集積回路の製造方法
である。
本発明の方法では、Al膜が大気に曝されることが無い
まま、その上にNb膜が堆積されるので、間に酸化膜が介
在することがなく、抵抗体の抵抗値はその寸法だけで決
定されることになり、抵抗値を高精度に制御することが
可能になる。なお、本発明の方法で低抗体を形成する
と、Nb超伝導体の下にAl膜が残るが、後に考慮するよう
に、このような構造のストリップラインを用いてもジョ
セフソン集積回路を支障なく形成することは可能であ
る。
まま、その上にNb膜が堆積されるので、間に酸化膜が介
在することがなく、抵抗体の抵抗値はその寸法だけで決
定されることになり、抵抗値を高精度に制御することが
可能になる。なお、本発明の方法で低抗体を形成する
と、Nb超伝導体の下にAl膜が残るが、後に考慮するよう
に、このような構造のストリップラインを用いてもジョ
セフソン集積回路を支障なく形成することは可能であ
る。
第１図は本発明の実施例である。同図には、第２図に
示される構成体を形成する工程が断面図および平面図で
示されており、各工程は、（ａ）〜（ｄ）が平面図、夫
々の右側に配置された（ａ′）〜（ｄ′）がそのＸ−
Ｘ′断面図である。第２図は（ａ）が平面図、（ｂ）が
そのＸ−Ｘ′断面図である。以下、第１図に従って本実
施例を説明する。
示される構成体を形成する工程が断面図および平面図で
示されており、各工程は、（ａ）〜（ｄ）が平面図、夫
々の右側に配置された（ａ′）〜（ｄ′）がそのＸ−
Ｘ′断面図である。第２図は（ａ）が平面図、（ｂ）が
そのＸ−Ｘ′断面図である。以下、第１図に従って本実
施例を説明する。
先ず、抵抗体を形成すべき面を持つ基板にAlとNbを連
続してスパッタリングにより堆積する。処理条件は、Al
のスパッタリングが、Arガス圧８ミリTorr.,高周波出力
200W,堆積速度60Å/min,厚さ200Åであり、Nbのスパッ
タリングは、Arガス圧15ミリTorr.,高周波出力500W,堆
積速度800Å/min,厚さ2500Åである。この状態が
（ａ），（ａ′）図に示されている。図に於いて１はSi
O層、２はAl膜、３はNb膜である。
続してスパッタリングにより堆積する。処理条件は、Al
のスパッタリングが、Arガス圧８ミリTorr.,高周波出力
200W,堆積速度60Å/min,厚さ200Åであり、Nbのスパッ
タリングは、Arガス圧15ミリTorr.,高周波出力500W,堆
積速度800Å/min,厚さ2500Åである。この状態が
（ａ），（ａ′）図に示されている。図に於いて１はSi
O層、２はAl膜、３はNb膜である。
この２種類の皮膜を連続して、即ち大気中に取り出す
ことなく、スパッタリング堆積を行うことが本発明の要
件である。
ことなく、スパッタリング堆積を行うことが本発明の要
件である。
続いて抵抗体の形成に入るが、初めにNb膜をパターニ
ングする。即ち、（ｂ），（ｂ′）図に示す如くNbを残
すべき部分にレジスト４を被着し、反応ガスCF4,圧力50
ミリTorr.,高周波出力100Wの条件で反応性イオンエッチ
ング（RIE）を施し、Nb膜３の不要部を除去する。この
条件では、Nbは1000Å/minの速度でエッチングされるの
に対してAlは殆どエッチングされず、エッチングの進行
はAl面２で止まり、該工程終了後の基板表面は（ｃ），
（ｃ′）図の如くNbパターン３とAl面２を持つことにな
る。この処理によってNbのストリップライン、ジョセフ
ソン素子のベース電極等が形成される。
ングする。即ち、（ｂ），（ｂ′）図に示す如くNbを残
すべき部分にレジスト４を被着し、反応ガスCF4,圧力50
ミリTorr.,高周波出力100Wの条件で反応性イオンエッチ
ング（RIE）を施し、Nb膜３の不要部を除去する。この
条件では、Nbは1000Å/minの速度でエッチングされるの
に対してAlは殆どエッチングされず、エッチングの進行
はAl面２で止まり、該工程終了後の基板表面は（ｃ），
（ｃ′）図の如くNbパターン３とAl面２を持つことにな
る。この処理によってNbのストリップライン、ジョセフ
ソン素子のベース電極等が形成される。
次に、（ｄ），（ｄ′）図の如く抵抗体として残すべ
き部分のAl膜２上にレジスト４′を被着し、圧力50ミリ
Torr.のArガス雰囲気、高周波出力100WでRIEを行う。こ
の条件ではNb膜は殆どエッチングされないため、抵抗体
を形成する部分のAl膜を残して、他のAl膜はエッチング
除去される。また、SiOに対するエッチング速度も小
で、且つAl膜が薄いことから、Al膜を完全にエッチング
除去し、SiO層は殆どエッチングされていない状態でRIE
を停止することが可能である。
き部分のAl膜２上にレジスト４′を被着し、圧力50ミリ
Torr.のArガス雰囲気、高周波出力100WでRIEを行う。こ
の条件ではNb膜は殆どエッチングされないため、抵抗体
を形成する部分のAl膜を残して、他のAl膜はエッチング
除去される。また、SiOに対するエッチング速度も小
で、且つAl膜が薄いことから、Al膜を完全にエッチング
除去し、SiO層は殆どエッチングされていない状態でRIE
を停止することが可能である。
以上の工程でAl膜の抵抗体が形成され、第２図の構造
が実現される。第２図（ｂ）から明らかなように、Nb膜
３の下にAl膜２が残存するが、かかる構造のストリップ
ラインが使用可能である所以を以下に記す。
が実現される。第２図（ｂ）から明らかなように、Nb膜
３の下にAl膜２が残存するが、かかる構造のストリップ
ラインが使用可能である所以を以下に記す。
ジョセフソン集積回路で用いられる抵抗体は、フォト
リソグラフィ等の制約を勘案すると、１〜1.5Ω／□の
シート抵抗を持つ皮膜をパターニングして形成すること
が望ましい。上記実施例のAl膜は、抵抗率ρが2.45μΩ
・cm、膜厚が200Åであるから、シート抵抗Ｒ□≒1.2
で、この条件を満たすものである。
リソグラフィ等の制約を勘案すると、１〜1.5Ω／□の
シート抵抗を持つ皮膜をパターニングして形成すること
が望ましい。上記実施例のAl膜は、抵抗率ρが2.45μΩ
・cm、膜厚が200Åであるから、シート抵抗Ｒ□≒1.2
で、この条件を満たすものである。
一方、本発明によって形成したストリップラインは超
伝導体に並列に抵抗が接続された形になる。該ストリッ
プラインにおける交流損失を十分小に抑えるためには、
超伝導体，抵抗伝導体を流れる電流を夫々IL,IRとする
と、 を満足することが必要である。ここでＬ□はストリップ
ラインの単位面積当たりのインダクタンス、Ｒ□は抵抗
伝導体のシート抵抗である。
伝導体に並列に抵抗が接続された形になる。該ストリッ
プラインにおける交流損失を十分小に抑えるためには、
超伝導体，抵抗伝導体を流れる電流を夫々IL,IRとする
と、 を満足することが必要である。ここでＬ□はストリップ
ラインの単位面積当たりのインダクタンス、Ｒ□は抵抗
伝導体のシート抵抗である。
また、Ｌ□に関して次の近似式が成立する。
Ｌ□＝μ０｛ｈ＋λ1cot（t1/λ１） ＋λ2cot（t2/λ２）｝≒μ0h ここでμ０は真空誘磁率、λ1,λ２は夫々グラウンド
プレーン及びストリップラインの磁場侵入距離、t1,t2
はその膜厚,hはグラウンドプレーン上のSiO絶縁層の厚
さである。なお、SiO絶縁層及びグラウンドプレーンは
第２図に夫々1,9として示されている。
プレーン及びストリップラインの磁場侵入距離、t1,t2
はその膜厚,hはグラウンドプレーン上のSiO絶縁層の厚
さである。なお、SiO絶縁層及びグラウンドプレーンは
第２図に夫々1,9として示されている。
いま、ｈ＝3000ÅとしてＬ□の値を計算すると、 Ｌ□≒４×10-13Ω・ｓ であり、ストリップラインの電圧の立ち上がりを10μｓ
とすると、 ωＬ□＝0.3Ω／□となり、 Ｒ□＝1.2Ω／□ であるから、Ｒ□＞＞ωＬ□となって上記（１）式が満
足される。
とすると、 ωＬ□＝0.3Ω／□となり、 Ｒ□＝1.2Ω／□ であるから、Ｒ□＞＞ωＬ□となって上記（１）式が満
足される。
以上考察したように、Nb膜の下にAl膜を残した構造の
ストリップラインであっても回路の動作には重大な影響
を及ぼすことがない。通常のジョセフソン集積回路の製
造では、Nb膜が堆積される工程は何回かあり、本発明が
適用されるのはAl抵抗体に接続されるNb膜の形成だけで
あることを考えれば、Al膜が存在することの影響は更に
小である。
ストリップラインであっても回路の動作には重大な影響
を及ぼすことがない。通常のジョセフソン集積回路の製
造では、Nb膜が堆積される工程は何回かあり、本発明が
適用されるのはAl抵抗体に接続されるNb膜の形成だけで
あることを考えれば、Al膜が存在することの影響は更に
小である。
上記実施例では、Al膜の上にNb膜を１層だけ堆積した
状態でパターニングを行っているが、Nb膜１層だけでは
なく、ジョセフソン素子を形成するための接合膜及びカ
ウンタ電極を形成するための第２のNb膜を堆積した後、
パターニングを行う場合にも、本発明の方法を適用する
ことは可能である。また、AlとNbの組み合わせに限ら
ず、抵抗伝導体と超伝導体を接続する場合一般に、本発
明の方法を適用することが出来る。
状態でパターニングを行っているが、Nb膜１層だけでは
なく、ジョセフソン素子を形成するための接合膜及びカ
ウンタ電極を形成するための第２のNb膜を堆積した後、
パターニングを行う場合にも、本発明の方法を適用する
ことは可能である。また、AlとNbの組み合わせに限ら
ず、抵抗伝導体と超伝導体を接続する場合一般に、本発
明の方法を適用することが出来る。
以上説明したように、本発明の方法によればAl低抗体
と超伝導体であるNb膜を、寄生的な抵抗を生ずることな
しに接続することが出来るので、抵抗値を精密に制御し
た抵抗体を形成することが可能になる。
と超伝導体であるNb膜を、寄生的な抵抗を生ずることな
しに接続することが出来るので、抵抗値を精密に制御し
た抵抗体を形成することが可能になる。
第１図は本発明の工程を示す平面図及び断面図、 第２図は本発明によって形成される構成体を示す平面図
及び断面図、 第３図はジョセフソン素子と抵抗体が接続された状態を
示す図であって、 図に於いて、 1,5はSiO層 ２はAl膜 ３はNb膜 4,4′はレジスト ６は接合形成部 ９はNbグラウンドプレーンである。
及び断面図、 第３図はジョセフソン素子と抵抗体が接続された状態を
示す図であって、 図に於いて、 1,5はSiO層 ２はAl膜 ３はNb膜 4,4′はレジスト ６は接合形成部 ９はNbグラウンドプレーンである。
Claims (2)
- 【請求項１】抵抗伝導体材料皮膜と超伝導体材料皮膜を
連続的に堆積する工程と、前記超伝導体材料に対するエ
ッチング速度が前記抵抗伝導体材料に対するエッチング
速度よりも大である条件で前記超伝導体材料皮膜をドラ
イエッチングによりパターニングする工程と、前記パタ
ーニング処理によって露出した前記抵抗伝導体皮膜上に
レジストパターンを形成する工程と、前記パターニング
された超伝導体皮膜および前記レジストパターンをマス
クとし、前記抵抗伝導体材料に対するエッチング速度が
前記超伝導体材料に対するエッチング速度よりも大であ
る条件で前記抵抗伝導体皮膜をドライエッチングにより
パターニングする工程とを含むことを特徴とするジョセ
フソン集積回路の製造方法。 - 【請求項２】前記超伝導体材料がニオブであり、前記抵
抗伝導体材料がアルミニウムであることを特徴とする特
許請求の範囲第１項記載のジョセフソン集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263963A JPH0812939B2 (ja) | 1984-12-14 | 1984-12-14 | ジヨセフソン集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263963A JPH0812939B2 (ja) | 1984-12-14 | 1984-12-14 | ジヨセフソン集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166083A JPS61166083A (ja) | 1986-07-26 |
| JPH0812939B2 true JPH0812939B2 (ja) | 1996-02-07 |
Family
ID=17396664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263963A Expired - Lifetime JPH0812939B2 (ja) | 1984-12-14 | 1984-12-14 | ジヨセフソン集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812939B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644284B2 (ja) * | 1988-05-30 | 1997-08-25 | 株式会社東芝 | 超電導素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978586A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | Ｎｂのパタ−ン形成法 |
-
1984
- 1984-12-14 JP JP59263963A patent/JPH0812939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166083A (ja) | 1986-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6185879A (ja) | 導電パタ−ンの形成方法 | |
| CN104701451A (zh) | 一种原位三层膜边缘覆盖超导约瑟夫森结制备工艺 | |
| JPH07114236B2 (ja) | 配線構造の製造方法 | |
| JPS59138390A (ja) | 超電導スイツチング装置 | |
| JPH0812939B2 (ja) | ジヨセフソン集積回路の製造方法 | |
| JPH0766462A (ja) | 超伝導回路 | |
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JPH0260230B2 (ja) | ||
| JPH0695581B2 (ja) | 超伝導回路装置 | |
| JPH05175562A (ja) | ジョセフソン集積回路装置の製造方法 | |
| JPS6135577A (ja) | ジヨセフソン接合素子 | |
| JPH0379875B2 (ja) | ||
| JPH05198851A (ja) | ジョセフソン集積回路用抵抗体とその製造方法 | |
| JPH0661535A (ja) | ジョセフソン回路の製造方法 | |
| JPH053754B2 (ja) | ||
| JPS6261334A (ja) | パタ−ンの形成方法 | |
| JPS6224677A (ja) | 超伝導回路用接地面の形成方法 | |
| JPH0634417B2 (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH06132576A (ja) | 超伝導素子の製造法 | |
| JPH10163540A (ja) | 超電導集積回路用抵抗素子 | |
| JPS6147679A (ja) | ジヨセフソン接合素子の作製方法 | |
| JPS58125880A (ja) | ジヨセフソン接合素子 | |
| JPH023926A (ja) | 配線の形成方法 | |
| JPH03794B2 (ja) | ||
| JPH03211732A (ja) | 配線の形成方法 |