JPH08130421A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH08130421A JPH08130421A JP6265704A JP26570494A JPH08130421A JP H08130421 A JPH08130421 A JP H08130421A JP 6265704 A JP6265704 A JP 6265704A JP 26570494 A JP26570494 A JP 26570494A JP H08130421 A JPH08130421 A JP H08130421A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】入力オフセット電圧を規定値に設定することの
できる差動増幅回路を提供する。 【構成】ＰＮＰトランジスタ１、２および定電流源９を
含む差動増幅器と、カレントミラー回路を形成するＮＰ
Ｎトランジスタ３および４と、補正回路を形成するＮＰ
Ｎトランジスタ５と、出力回路を形成するＮＰＮトラン
ジスタ６とを備えて構成される。補正回路を形成するＮ
ＰＮトランジスタ５のベース電流と出力回路を形成する
ＮＰＮトランジスタ６のベース電流は等価に設定され、
ＰＮＰトランジスタ１のコレクタ電流は、ＮＰＮトラン
ジスタ３、４および５のベース電流の合算値に設定され
て、ＰＮＰトランジスタ２のコレクタ電流とＮＰＮトラ
ンジスタ６のベース電流は等価に設定される。これらの
関係より、入力オフセット電圧は０Ｖ（ボルト）程度に
保持される。
できる差動増幅回路を提供する。 【構成】ＰＮＰトランジスタ１、２および定電流源９を
含む差動増幅器と、カレントミラー回路を形成するＮＰ
Ｎトランジスタ３および４と、補正回路を形成するＮＰ
Ｎトランジスタ５と、出力回路を形成するＮＰＮトラン
ジスタ６とを備えて構成される。補正回路を形成するＮ
ＰＮトランジスタ５のベース電流と出力回路を形成する
ＮＰＮトランジスタ６のベース電流は等価に設定され、
ＰＮＰトランジスタ１のコレクタ電流は、ＮＰＮトラン
ジスタ３、４および５のベース電流の合算値に設定され
て、ＰＮＰトランジスタ２のコレクタ電流とＮＰＮトラ
ンジスタ６のベース電流は等価に設定される。これらの
関係より、入力オフセット電圧は０Ｖ（ボルト）程度に
保持される。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関する。
【０００２】
【従来の技術】従来の差動増幅回路において、入力オフ
セット電圧補正回路を含む差動増幅回路としては、図３
に示されるように、入力端子２１、２２、出力端子２
３、電源端子２４および接地端子２５に対応して、ＮＰ
Ｎトランジスタ１１、１２および定電流源１５を含む差
動増幅器と、カレントミラー回路を形成するＰＮＰトラ
ンジスタ１３、１４および定電流源１７と、補正回路を
形成するＮＰＮトランジスタ１９および定電流源２０
と、出力回路を形成するＮＰＮトランジスタ１６および
定電流源１８とを備えて構成される。
セット電圧補正回路を含む差動増幅回路としては、図３
に示されるように、入力端子２１、２２、出力端子２
３、電源端子２４および接地端子２５に対応して、ＮＰ
Ｎトランジスタ１１、１２および定電流源１５を含む差
動増幅器と、カレントミラー回路を形成するＰＮＰトラ
ンジスタ１３、１４および定電流源１７と、補正回路を
形成するＮＰＮトランジスタ１９および定電流源２０
と、出力回路を形成するＮＰＮトランジスタ１６および
定電流源１８とを備えて構成される。
【０００３】図３において、入力オフセット電圧補正回
路として機能するＮＰＮトランジスタ１９および定電流
源２０と、出力回路として機能するけるＮＰＮトランジ
スタ１６および定電流源１８の回路構成は、例えば、特
開昭６３−２１５２０４号公報の「集積回路の直流オフ
セット電圧補正回路」において提案されている回路例に
相応している。この場合に、補正回路として機能するＮ
ＰＮトランジスタ１９および定電流源２０に流れる補正
電流は、定電流源２０の電流値により略々規制されてい
る。一般に、当該差動増幅回路における、入力オフセッ
ト電圧の発生要因は、差動増幅器を形成するＮＰＮトラ
ンジスタ１１および１２におけるコレクタ電流値の差異
に起因しており、これに対処して、上記の公開特許公報
における提案を含めて、従来は、ＮＰＮトランジスタ１
２のコレクタ電流に対しては、この入力オフセット電圧
を低減するために、カレントミラー回路を構成するＰＮ
Ｐトランジスタ１３および１４による引込みベース電流
の値を、補正回路を形成する定電流源２０の電流値とＮ
ＰＮトランジスタ１９のｈFE特性による吐き出しベース
電流の値と等しくなるように設定している。これによ
り、前記ＰＮＰトランジスタ１３および１４による引込
みベース電流と、前記定電流源２０の電流値とＮＰＮト
ランジスタ１９のｈFE特性による吐き出しベース電流と
が相殺される形で、入力オフセット電圧を低減する回路
が実現されている。
路として機能するＮＰＮトランジスタ１９および定電流
源２０と、出力回路として機能するけるＮＰＮトランジ
スタ１６および定電流源１８の回路構成は、例えば、特
開昭６３−２１５２０４号公報の「集積回路の直流オフ
セット電圧補正回路」において提案されている回路例に
相応している。この場合に、補正回路として機能するＮ
ＰＮトランジスタ１９および定電流源２０に流れる補正
電流は、定電流源２０の電流値により略々規制されてい
る。一般に、当該差動増幅回路における、入力オフセッ
ト電圧の発生要因は、差動増幅器を形成するＮＰＮトラ
ンジスタ１１および１２におけるコレクタ電流値の差異
に起因しており、これに対処して、上記の公開特許公報
における提案を含めて、従来は、ＮＰＮトランジスタ１
２のコレクタ電流に対しては、この入力オフセット電圧
を低減するために、カレントミラー回路を構成するＰＮ
Ｐトランジスタ１３および１４による引込みベース電流
の値を、補正回路を形成する定電流源２０の電流値とＮ
ＰＮトランジスタ１９のｈFE特性による吐き出しベース
電流の値と等しくなるように設定している。これによ
り、前記ＰＮＰトランジスタ１３および１４による引込
みベース電流と、前記定電流源２０の電流値とＮＰＮト
ランジスタ１９のｈFE特性による吐き出しベース電流と
が相殺される形で、入力オフセット電圧を低減する回路
が実現されている。
【０００４】
【発明が解決しようとする課題】上述した従来の差動増
幅回路における入力オフセット電圧補正回路において
は、当該差動増幅回路のアクティブ負荷が、ＰＮＰトラ
ンジスタを含むカレントミラー回路により構成されてお
り、差動対のＮＰＮトランジスタのコレクタ電流を補正
する手段として、当該カレントミラー回路の引き込みベ
ース電流と等しい電流値の吐き出しベース電流を流す補
正回路として、ＮＰＮトランジスタが構成されている。
このように、引き込みベース電流と吐き出しベース電流
との相殺作用により、入力オフセット電圧の補正が行わ
れている。
幅回路における入力オフセット電圧補正回路において
は、当該差動増幅回路のアクティブ負荷が、ＰＮＰトラ
ンジスタを含むカレントミラー回路により構成されてお
り、差動対のＮＰＮトランジスタのコレクタ電流を補正
する手段として、当該カレントミラー回路の引き込みベ
ース電流と等しい電流値の吐き出しベース電流を流す補
正回路として、ＮＰＮトランジスタが構成されている。
このように、引き込みベース電流と吐き出しベース電流
との相殺作用により、入力オフセット電圧の補正が行わ
れている。
【０００５】しかしながら、カレントミラー回路を構成
するＰＮＰトランジスタと、補正回路を構成するＮＰＮ
トランジスタとほ、当該回路を構成するＮＰＮトランジ
スタおよびＰＮＰトランジスタのｈFE、ＶBEおよびアー
リー電圧等を含む半導体集積回路の基礎的特性について
は、相対的にバラツキがあり、両者間の整合性を取るこ
とは困難である。また、補正回路に含まれる定電流源に
ついても、その電流値等には、それぞれにバラツキが存
在している。従って、上記の引き込みベース電流と吐き
出しベース電流の電流値を常時等しい値に設定すること
は現実問題として不可能であり、その相殺効果に期待す
ることには無理がある。即ち、従来の入力オフセット電
圧補正回路を含む差動増幅回路においては、当該入力オ
フセット電圧の補正が、必らずしも適正に行われないと
いう欠点がある。
するＰＮＰトランジスタと、補正回路を構成するＮＰＮ
トランジスタとほ、当該回路を構成するＮＰＮトランジ
スタおよびＰＮＰトランジスタのｈFE、ＶBEおよびアー
リー電圧等を含む半導体集積回路の基礎的特性について
は、相対的にバラツキがあり、両者間の整合性を取るこ
とは困難である。また、補正回路に含まれる定電流源に
ついても、その電流値等には、それぞれにバラツキが存
在している。従って、上記の引き込みベース電流と吐き
出しベース電流の電流値を常時等しい値に設定すること
は現実問題として不可能であり、その相殺効果に期待す
ることには無理がある。即ち、従来の入力オフセット電
圧補正回路を含む差動増幅回路においては、当該入力オ
フセット電圧の補正が、必らずしも適正に行われないと
いう欠点がある。
【０００６】また、従来の補正回路においては、補正回
路における吐き出し電流値を適正値に保持するために、
必須構成要素として定電流源が組み込まれているが、こ
れにより、当該補正回路を構成する回路構成が肥大化す
るという欠点がある。
路における吐き出し電流値を適正値に保持するために、
必須構成要素として定電流源が組み込まれているが、こ
れにより、当該補正回路を構成する回路構成が肥大化す
るという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の差動増幅回
路は、ベースが、それぞれ第１および第２の入力端子に
接続され、エミッタが共通接続されて所定の定電流源を
介して第１の電源に接続される第１および第２の第１種
電極のトランジスタと、コレクタとベースが共に前記第
１の第１種電極のトランジスタのコレクタに共通接続さ
れ、エミッタが第２の電源に接続される第１の第２種電
極のトランジスタと、コレクタが前記第２の第１種電極
のトランジスタのコレクタに接続され、ベースが前記第
１の第２種電極のトランジスタのコレクタとベースに接
続されて、エミッタが前記第２の電源に接続される第２
の第２種電極のトランジスタと、コレクタが出力端子に
接続され、ベースが前記第２の第１種電極のトランジス
タのコレクタと前記第２の第２種電極のトランジスタの
コレクタとの接続点に接続されて、エミッタが前記第２
の電源に接続される第３の第２種電極のトランジスタ
と、コレクタが前記第１の電源に接続され、ベースが前
記第２の第２種電極のトランジスタのベースに接続され
て、エミッタが前記第２の電源に接続される第４の第２
種電極のトランジスタと、を備えて構成されることを特
徴としている。
路は、ベースが、それぞれ第１および第２の入力端子に
接続され、エミッタが共通接続されて所定の定電流源を
介して第１の電源に接続される第１および第２の第１種
電極のトランジスタと、コレクタとベースが共に前記第
１の第１種電極のトランジスタのコレクタに共通接続さ
れ、エミッタが第２の電源に接続される第１の第２種電
極のトランジスタと、コレクタが前記第２の第１種電極
のトランジスタのコレクタに接続され、ベースが前記第
１の第２種電極のトランジスタのコレクタとベースに接
続されて、エミッタが前記第２の電源に接続される第２
の第２種電極のトランジスタと、コレクタが出力端子に
接続され、ベースが前記第２の第１種電極のトランジス
タのコレクタと前記第２の第２種電極のトランジスタの
コレクタとの接続点に接続されて、エミッタが前記第２
の電源に接続される第３の第２種電極のトランジスタ
と、コレクタが前記第１の電源に接続され、ベースが前
記第２の第２種電極のトランジスタのベースに接続され
て、エミッタが前記第２の電源に接続される第４の第２
種電極のトランジスタと、を備えて構成されることを特
徴としている。
【０００８】また、第２の発明の差動増幅回路は、ベー
スが入力端子に接続され、コレクタが第２の電源に接続
される第１の第１種電極のトランジスタと、ベースとコ
レクタが共に前記第２の電源に接続される第２の第１種
電極のトランジスタと、エミッタが共通接続されて所定
の定電流源を介して第１の電源に接続され、ベースが、
それぞれ前記第１および第２の第１種電極のトランジス
タのエミッタに接続される第３および第４の第１種電極
のトランジスタと、コレクタとベースが共に前記第３の
第１種電極のトランジスタのコレクタに共通接続され、
エミッタが第２の電源に接続される第１の第２種電極の
トランジスタと、コレクタが前記第４の第１種電極のト
ランジスタのコレクタに接続され、ベースが前記第１の
第２種電極のトランジスタのコレクタとベースに接続さ
れて、エミッタが前記第２の電源に接続される第２の第
２種電極のトランジスタと、コレクタが出力端子に接続
され、ベースが前記第４の第１種電極のトランジスタの
コレクタと前記第２の第２種電極のトランジスタのコレ
クタとの接続点に接続されて、エミッタが前記第２の電
源に接続される第３の第２種電極のトランジスタと、コ
レクタが前記第１の電源に接続され、ベースが前記第２
の第２種電極のトランジスタのベースに接続されて、エ
ミッタが前記第２の電源に接続される第４の第２種電極
のトランジスタと、を備えて構成されることを特徴とし
ている。
スが入力端子に接続され、コレクタが第２の電源に接続
される第１の第１種電極のトランジスタと、ベースとコ
レクタが共に前記第２の電源に接続される第２の第１種
電極のトランジスタと、エミッタが共通接続されて所定
の定電流源を介して第１の電源に接続され、ベースが、
それぞれ前記第１および第２の第１種電極のトランジス
タのエミッタに接続される第３および第４の第１種電極
のトランジスタと、コレクタとベースが共に前記第３の
第１種電極のトランジスタのコレクタに共通接続され、
エミッタが第２の電源に接続される第１の第２種電極の
トランジスタと、コレクタが前記第４の第１種電極のト
ランジスタのコレクタに接続され、ベースが前記第１の
第２種電極のトランジスタのコレクタとベースに接続さ
れて、エミッタが前記第２の電源に接続される第２の第
２種電極のトランジスタと、コレクタが出力端子に接続
され、ベースが前記第４の第１種電極のトランジスタの
コレクタと前記第２の第２種電極のトランジスタのコレ
クタとの接続点に接続されて、エミッタが前記第２の電
源に接続される第３の第２種電極のトランジスタと、コ
レクタが前記第１の電源に接続され、ベースが前記第２
の第２種電極のトランジスタのベースに接続されて、エ
ミッタが前記第２の電源に接続される第４の第２種電極
のトランジスタと、を備えて構成されることを特徴とし
ている。
【０００９】なお、前記第１の発明において、前記第３
の第２種電極のトランジスタのエミッタ面積比と、前記
第４の第２種電極のトランジスタのエミッタ面積比との
比率は、少なくとも所定の値に設定するようにしてもよ
く、また前記第２の発明においても、前記第３の第２種
電極のトランジスタのエミッタ面積比と、前記第４の第
２種電極のトランジスタのエミッタ面積比との比率は、
少なくとも所定の値に設定するようにしてもよい。
の第２種電極のトランジスタのエミッタ面積比と、前記
第４の第２種電極のトランジスタのエミッタ面積比との
比率は、少なくとも所定の値に設定するようにしてもよ
く、また前記第２の発明においても、前記第３の第２種
電極のトランジスタのエミッタ面積比と、前記第４の第
２種電極のトランジスタのエミッタ面積比との比率は、
少なくとも所定の値に設定するようにしてもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力端子
２１、２２、出力端子２３、電源端子２４および接地端
子２５に対応して、ＰＮＰトランジスタ１、２および定
電流源９を含む差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。
である。図１に示されるように、本実施例は、入力端子
２１、２２、出力端子２３、電源端子２４および接地端
子２５に対応して、ＰＮＰトランジスタ１、２および定
電流源９を含む差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。
【００１２】図１において、補正回路を形成するＮＰＮ
トランジスタ５のエミッタ面積比は、出力回路を形成す
るＮＰＮトランジスタ６のエミッタ面積比と等しい値に
設定される。一般に、ＡE （エミッタ面積）とＩb （ベ
ース電流）とは比例関係にあり、この比例関係から、こ
れらのＮＰＮトランジスタ５のベース電流Ｉb5とＮＰＮ
トランジスタ６のベース電流Ｉb6は等価となる。また、
ＮＰＮトランジスタ３のエミッタ面積比とＮＰＮトラン
ジスタ４のエミッタ面積比も等しい値に設定されてお
り、それぞれのベース電流は極めて小さい値ではある
が、同様に等しい電流値となる。即ちＩb3＝Ｉb4であ
り、共に０に近似される値となる。また、ＰＮＰトラン
ジスタ１のコレクタ電流は、ＮＰＮトランジスタ３、４
および５のベース電流として流入し、ＰＮＰトランジス
タ２のコレクタ電流は、出力回路を形成するＮＰＮトラ
ンジスタ６のベース電流として流入する。従って、これ
らの関係より、ＮＰＮトランジスタ３、４、５および６
の各ベース電流間の関係式、ＰＮＰトランジスタ１のコ
レクタ電流とＮＰＮトランジスタ３、４および５の各ベ
ース電流との間の関係式、およびＰＮＰトランジスタ２
のコレクタ電流とＮＰＮトランジスタ６のベース電流と
の間の関係式として、次式が成立する。
トランジスタ５のエミッタ面積比は、出力回路を形成す
るＮＰＮトランジスタ６のエミッタ面積比と等しい値に
設定される。一般に、ＡE （エミッタ面積）とＩb （ベ
ース電流）とは比例関係にあり、この比例関係から、こ
れらのＮＰＮトランジスタ５のベース電流Ｉb5とＮＰＮ
トランジスタ６のベース電流Ｉb6は等価となる。また、
ＮＰＮトランジスタ３のエミッタ面積比とＮＰＮトラン
ジスタ４のエミッタ面積比も等しい値に設定されてお
り、それぞれのベース電流は極めて小さい値ではある
が、同様に等しい電流値となる。即ちＩb3＝Ｉb4であ
り、共に０に近似される値となる。また、ＰＮＰトラン
ジスタ１のコレクタ電流は、ＮＰＮトランジスタ３、４
および５のベース電流として流入し、ＰＮＰトランジス
タ２のコレクタ電流は、出力回路を形成するＮＰＮトラ
ンジスタ６のベース電流として流入する。従って、これ
らの関係より、ＮＰＮトランジスタ３、４、５および６
の各ベース電流間の関係式、ＰＮＰトランジスタ１のコ
レクタ電流とＮＰＮトランジスタ３、４および５の各ベ
ース電流との間の関係式、およびＰＮＰトランジスタ２
のコレクタ電流とＮＰＮトランジスタ６のベース電流と
の間の関係式として、次式が成立する。
【００１３】 Ｉb3＋Ｉb4＋Ｉb5＝Ｉb6 ………（１） Ｉc1＝Ｉb3＋Ｉb4＋Ｉb5 ………（２） Ｉc2＝Ｉb6 ………………………（３） Ｉb3＝Ｉb4 Ｉb5＝Ｉb5 ………（４） 従って、（１）および（２）式より、近似的にＩc1＝Ｉ
b6 となり、更に、これに対して（３）式を参照する
と、Ｉc1＝Ｉc2となる。即ち、ＰＮＰトランジスタ１と
ＰＮＰトランジスタ２のコレクタ電流は等価となる。従
って、差動増幅回路を図１のように構成し、差動対の一
方のＰＮＰトランジスタ１と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を構
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６に対して、上式に対応する条件を付
与し設定することにより、当該差動増幅回路の入力オフ
セット電圧を略々「０」に設定することが可能となる。
しかも、このような回路構成により、従来においては必
要とされていた、ＮＰＮトランジスタとＰＮＰトランジ
スタのｈFE特性に対する相対精度が不要となる。なお、
本実施例においては、一例として±２ｍＶ程度以下の入
力オフセット電圧が実現される。
b6 となり、更に、これに対して（３）式を参照する
と、Ｉc1＝Ｉc2となる。即ち、ＰＮＰトランジスタ１と
ＰＮＰトランジスタ２のコレクタ電流は等価となる。従
って、差動増幅回路を図１のように構成し、差動対の一
方のＰＮＰトランジスタ１と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を構
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６に対して、上式に対応する条件を付
与し設定することにより、当該差動増幅回路の入力オフ
セット電圧を略々「０」に設定することが可能となる。
しかも、このような回路構成により、従来においては必
要とされていた、ＮＰＮトランジスタとＰＮＰトランジ
スタのｈFE特性に対する相対精度が不要となる。なお、
本実施例においては、一例として±２ｍＶ程度以下の入
力オフセット電圧が実現される。
【００１４】図２は、本発明の第２の実施例を示す回路
図である。図２に示されるように、本実施例は、入力端
子２１、２２、出力端子２３、電源端子２４および接地
端子２５に対応して、ＰＮＰトランジスタ１、２、ＰＮ
Ｐトランジスタ３、４および定電流源９を含むダーリン
トン構成による差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。
図である。図２に示されるように、本実施例は、入力端
子２１、２２、出力端子２３、電源端子２４および接地
端子２５に対応して、ＰＮＰトランジスタ１、２、ＰＮ
Ｐトランジスタ３、４および定電流源９を含むダーリン
トン構成による差動増幅器と、カレントミラー回路を形
成するＮＰＮトランジスタ３および４と、補正回路を形
成するＮＰＮトランジスタ５と、出力回路を形成するＮ
ＰＮトランジスタ６とを備えて構成される。
【００１５】図２において、補正回路を形成するＮＰＮ
トランジスタ５のエミッタ面積比は、当該ＮＰＮトラン
ジスタ５のベース電流が、出力回路を形成するＮＰＮト
ランジスタ６のベース電流よりも大きくなるように設定
される。例えば、そのベース電流の比率は１０：１程度
に設定される。このようにベース電流の比率が１０：１
の場合には、１０・ＡE5の値は、ＡE6の値に比較して十
分に大きい値となり、また、（Ｉb3＋Ｉb4＋Ｉb5）の値
も、Ｉb6の値に比較して十分に大きい値となる。従っ
て、ＰＮＰトランジスタ１とＰＮＰトランジスタ２のコ
レクタ電流は不一致の状態となる。これにより、入力端
子においては、入力オフセット電圧が発生するが、この
ように、補正回路を形成するＮＰＮトランジスタ５のエ
ミッタ面積比と、出力回路を形成するＮＰＮトランジス
タ６のエミッタ面積比とを異なる値に設定しておき、入
力端子に、予め所定の入力オフセット電圧を発生させる
ように回路構成することにより、入力端子２１における
ノイズ電圧による誤動作を未然に防止することができる
という利点がある。
トランジスタ５のエミッタ面積比は、当該ＮＰＮトラン
ジスタ５のベース電流が、出力回路を形成するＮＰＮト
ランジスタ６のベース電流よりも大きくなるように設定
される。例えば、そのベース電流の比率は１０：１程度
に設定される。このようにベース電流の比率が１０：１
の場合には、１０・ＡE5の値は、ＡE6の値に比較して十
分に大きい値となり、また、（Ｉb3＋Ｉb4＋Ｉb5）の値
も、Ｉb6の値に比較して十分に大きい値となる。従っ
て、ＰＮＰトランジスタ１とＰＮＰトランジスタ２のコ
レクタ電流は不一致の状態となる。これにより、入力端
子においては、入力オフセット電圧が発生するが、この
ように、補正回路を形成するＮＰＮトランジスタ５のエ
ミッタ面積比と、出力回路を形成するＮＰＮトランジス
タ６のエミッタ面積比とを異なる値に設定しておき、入
力端子に、予め所定の入力オフセット電圧を発生させる
ように回路構成することにより、入力端子２１における
ノイズ電圧による誤動作を未然に防止することができる
という利点がある。
【００１６】なお、上記の第１および第２の実施例を構
成するＮＰＮトランジスタおよびＰＮＰトランジスタ
を、それぞれＰＮＰトランジスタおよびＮＰＮトランジ
スタに入れ替えて回路を構成し、同時に、供給される電
源として、電源電圧および接地電位をも入れ替えること
によっても、本発明を有効に実現することができること
は云うまでもない。
成するＮＰＮトランジスタおよびＰＮＰトランジスタ
を、それぞれＰＮＰトランジスタおよびＮＰＮトランジ
スタに入れ替えて回路を構成し、同時に、供給される電
源として、電源電圧および接地電位をも入れ替えること
によっても、本発明を有効に実現することができること
は云うまでもない。
【００１７】
【発明の効果】以上説明したように、本発明は、差動増
幅回路のアクティブ負荷を形成するカレントミラー回路
として、当該差動増幅回路の一対のトランジスタのそれ
ぞれに連結されトランジスタにより形成されるカレトミ
ラー回路を用い、補正回路を形成するトランジスタを構
成するトランジスタを、当該カレントミラー回路を構成
するトランジスタと同一極性のトランジスタを用いると
ともに、当該補正回路と出力回路を形成するトランジス
タのエミッタ面積比を、それぞれ所定値に設定してベー
ス電流を規定することにより、従来は、入力オフセット
電圧の変動を防止するための必要条件とされている、極
性の異なるトランジスタ間の基礎特性に対する要求精度
を不要とすることが可能となり、当該入力オフセット電
圧の変動を所定値に規制することができるという効果が
ある。
幅回路のアクティブ負荷を形成するカレントミラー回路
として、当該差動増幅回路の一対のトランジスタのそれ
ぞれに連結されトランジスタにより形成されるカレトミ
ラー回路を用い、補正回路を形成するトランジスタを構
成するトランジスタを、当該カレントミラー回路を構成
するトランジスタと同一極性のトランジスタを用いると
ともに、当該補正回路と出力回路を形成するトランジス
タのエミッタ面積比を、それぞれ所定値に設定してベー
ス電流を規定することにより、従来は、入力オフセット
電圧の変動を防止するための必要条件とされている、極
性の異なるトランジスタ間の基礎特性に対する要求精度
を不要とすることが可能となり、当該入力オフセット電
圧の変動を所定値に規制することができるという効果が
ある。
【００１８】また、補正回路における定電流源の使用が
排除されるために、当該補正回路の回路構成を縮小化す
ることができるという効果がある。
排除されるために、当該補正回路の回路構成を縮小化す
ることができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、２、７、８、１３、１４ ＰＮＰトランジスタ ３、４、５、６、１１、１２、１６、１９ ＮＰＮト
ランジスタ ９、１５、１７、１８、２０ 定電流源 ２１、２２ 入力端子 ２３ 出力端子 ２４ 電源端子 ２５ 接地端子
ランジスタ ９、１５、１７、１８、２０ 定電流源 ２１、２２ 入力端子 ２３ 出力端子 ２４ 電源端子 ２５ 接地端子
Claims (4)
- 【請求項１】 ベースが、それぞれ第１および第２の入
力端子に接続され、エミッタが共通接続されて所定の定
電流源を介して第１の電源に接続される第１および第２
の第１種電極のトランジスタと、 コレクタとベースが共に前記第１の第１種電極のトラン
ジスタのコレクタに共通接続され、エミッタが第２の電
源に接続される第１の第２種電極のトランジスタと、 コレクタが前記第２の第１種電極のトランジスタのコレ
クタに接続され、ベースが前記第１の第２種電極のトラ
ンジスタのコレクタとベースに接続されて、エミッタが
前記第２の電源に接続される第２の第２種電極のトラン
ジスタと、 コレクタが出力端子に接続され、ベースが前記第２の第
１種電極のトランジスタのコレクタと前記第２の第２種
電極のトランジスタのコレクタとの接続点に接続され
て、エミッタが前記第２の電源に接続される第３の第２
種電極のトランジスタと、 コレクタが前記第１の電源に接続され、ベースが前記第
２の第２種電極のトランジスタのベースに接続されて、
エミッタが前記第２の電源に接続される第４の第２種電
極のトランジスタと、 を備えて構成されることを特徴とする差動増幅回路。 - 【請求項２】 ベースが入力端子に接続され、コレクタ
が第２の電源に接続される第１の第１種電極のトランジ
スタと、 ベースとコレクタが共に前記第２の電源に接続される第
２の第１種電極のトランジスタと、 エミッタが共通接続されて所定の定電流源を介して第１
の電源に接続され、ベースが、それぞれ前記第１および
第２の第１種電極のトランジスタのエミッタに接続され
る第３および第４の第１種電極のトランジスタと、 コレクタとベースが共に前記第３の第１種電極のトラン
ジスタのコレクタに共通接続され、エミッタが第２の電
源に接続される第１の第２種電極のトランジスタと、 コレクタが前記第４の第１種電極のトランジスタのコレ
クタに接続され、ベースが前記第１の第２種電極のトラ
ンジスタのコレクタとベースに接続されて、エミッタが
前記第２の電源に接続される第２の第２種電極のトラン
ジスタと、 コレクタが出力端子に接続され、ベースが前記第４の第
１種電極のトランジスタのコレクタと前記第２の第２種
電極のトランジスタのコレクタとの接続点に接続され
て、エミッタが前記第２の電源に接続される第３の第２
種電極のトランジスタと、 コレクタが前記第１の電源に接続され、ベースが前記第
２の第２種電極のトランジスタのベースに接続されて、
エミッタが前記第２の電源に接続される第４の第２種電
極のトランジスタと、 を備えて構成されることを特徴とする差動増幅回路。 - 【請求項３】 前記第３の第２種電極のトランジスタの
エミッタ面積比と、前記第４の第２種電極のトランジス
タのエミッタ面積比との比率が、少なくとも所定の値に
設定されることを特徴とする請求項１記載の差動増幅回
路。 - 【請求項４】 前記第３の第２種電極のトランジスタの
エミッタ面積比と、前記第４の第２種電極のトランジス
タのエミッタ面積比との比率が、少なくとも所定の値に
設定されることを特徴とする請求項２記載の差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265704A JP2674958B2 (ja) | 1994-10-28 | 1994-10-28 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265704A JP2674958B2 (ja) | 1994-10-28 | 1994-10-28 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130421A true JPH08130421A (ja) | 1996-05-21 |
| JP2674958B2 JP2674958B2 (ja) | 1997-11-12 |
Family
ID=17420856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265704A Expired - Fee Related JP2674958B2 (ja) | 1994-10-28 | 1994-10-28 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674958B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259631B2 (en) | 2004-07-09 | 2007-08-21 | Sharp Kabushiki Kaisha | Photoreceptor amplifier circuit and optical pickup |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345953A (en) * | 1976-10-06 | 1978-04-25 | Matsushita Electric Ind Co Ltd | Amplifier |
| JPS611913U (ja) * | 1984-06-07 | 1986-01-08 | 三洋電機株式会社 | 電圧フオロア回路 |
| JPS6120407A (ja) * | 1984-07-08 | 1986-01-29 | Rohm Co Ltd | 増幅器 |
| JPH05218763A (ja) * | 1992-02-03 | 1993-08-27 | Nec Corp | 差動増幅回路 |
-
1994
- 1994-10-28 JP JP6265704A patent/JP2674958B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345953A (en) * | 1976-10-06 | 1978-04-25 | Matsushita Electric Ind Co Ltd | Amplifier |
| JPS611913U (ja) * | 1984-06-07 | 1986-01-08 | 三洋電機株式会社 | 電圧フオロア回路 |
| JPS6120407A (ja) * | 1984-07-08 | 1986-01-29 | Rohm Co Ltd | 増幅器 |
| JPH05218763A (ja) * | 1992-02-03 | 1993-08-27 | Nec Corp | 差動増幅回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259631B2 (en) | 2004-07-09 | 2007-08-21 | Sharp Kabushiki Kaisha | Photoreceptor amplifier circuit and optical pickup |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674958B2 (ja) | 1997-11-12 |
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