JPH0580079B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、ダイナミツクRAM（以下、DRAM
と呼ぶ）を有するコンピユータシステムの制御装
置に係り、特に、CPUのリセツト制御及びリセ
ツト時のDRAMのリフレツシユ制御に関する。

(ロ) 従来の技術 刊行物「インターフエースNov.1984」の第324
頁〜第332頁に開示されているように、従来、
DRAMのリフレツシユは、レデイー信号Ready
を制御してCPUをウエイトさせ、このウエイト
期間中に実行するか、もしくは、CPUにホール
ド要求を発し、この要求に対してCPUがホール
ド受付信号を出力してホールド状態になつたと
き、実行するかのいずれかが一般的であつた。

このようなコンピユータシステムでは、外部リ
セツトスイツチ等からのリセツト信号は、通常直
接CPUのリセツト端子に入力されており、又、
ウエイト期間を利用するリフレツシユ方式では、
上記刊行物に開示されているように、リフレツシ
ユ制御回路にもリセツト信号が入力されていた。

(ハ) 発明が解決しようとする問題点 従来のウエイト期間を利用したリフレツシユ方
式では、リフレツシユ制御回路がリセツトされて
しまうので、リセツト期間中DRAMのリフレツ
シユが停止し、メモリ内容が破壊してしまう。
又、そもそも、ウエイト期間を利用したリフレツ
シユ方式は、その制御及び回路構成が複雑である
という欠点を有していた。

一方、ホールド状態を利用したリフレツシユ方
式は、ウエイトを利用したリフレツシユ方式に比
べ回路構成が簡単であるが、CPUがリセツトさ
れると、リセツト期間中ホールド受付信号が出力
されなくなるので、リフレツシユが停止しメモリ
内容は破壊されてしまうという問題点があつた。

(ニ) 問題点を解決するための手段 本発明は、リセツト信号を入力し該リセツト信
号の立ち上がり及び立ち下がりをリフレツシユ期
間終了後の所定タイミングに同期させ、この同期
化リセツト信号をCPUへ供給するリセツト制御
回路を設け、且つ、CPUからのホールド受付信
号と共に前記同期化リセツト信号をリフレツシユ
許可信号として用いてリフレツシユを行うよう
に、リフレツシユ制御回路を構成して、上記問題
点を解決するものである。

(ホ) 作用 本発明では、リセツト制御回路によつて入力さ
れるリセツト信号の立ち上がり及び立ち下がりが
リフレツシユ期間終了後の所定タイミングに同期
され、この同期化されたリセツト信号がCPUへ
供給されるので、リフレツシユサイクルと全く非
同期にリセツト信号が入力されても、リフレツシ
ユ期間中にCPUがリセツトされることが防止さ
れ、更に、リフレツシユ制御回路が同期化リセツ
ト信号をリフレツシユ許可信号として用いてリフ
レツシユを行うので、CPUのリセツト期間中も
途切れなくリフレツシユが実行され、リセツト前
のメモリ内容が保護される。

(ヘ) 実施例 第１図は、本発明の実施例の構成を示すブロツ
ク図であり、１はCPU、２はDRAM、３はメモ
リコントロール回路、４はリードライト制御回
路、５はリフレツシユ用のアドレスを発生するリ
フレツシユアドレスカウンタ、６はアドレスバ
ス、７はデータバス、８及び９はバスドライバ、
１０はリフレツシユタイミングを決める所定同期
タイミングクロツクを発生するリフレツシユクロ
ツク発生回路、１１はリフレツシユクロツクに応
じたタイミングでリフレツシユリクエスト信号
RFREQを出力するＤフリツプフロツプ、１２は
リフレツシユの制御を行うリフレツシユ制御回
路、１３はリセツトスイツチ、１４はリセツトス
イツチのオン時所定パルス幅のリセツト信号を出
力するワンシヨツトマルチ、１５及び１６はワン
シヨツトマルチ１４の出力リセツト信号をCPU
１のクロツク信号clockに同期させるためのＤフ
リツプフロツプ、１７はリセツト信号の制御を行
うリセツト制御回路、１８はORゲート、１９は
ANDゲート、２０はインバータである。

リフレツシユ制御回路１２は、第２図に示すよ
うに、リフレツシユリクエスト信号RFREQに応
答して、CPU１にホールドリクエスト信号
HOLDREQを出力し、CPU１からこのリクエス
トに対してホールドアクノリツジ信号
HOLDACKが入力されると、リフレツシユリク
エストが許可されたものと判断し、各種リフレツ
シユ信号RFEN，ADEN，RFCMDを出力する。
バスドライバ８は信号HOLDACKによりオフさ
れ、バスドライバ９は信号ADENによりオンさ
れるので、DRAM２にはCPUアドレスに代わつ
てリフレツシユアドレスがメモリコントロール回
路３を介して供給され、更に、信号RFCMDに応
じてメモリ制御信号RAS，CASが出力され、メ
モリコントロール回路３では信号RFENにより
CASが切られてRASオンリーになり、これらの
動作によつて、DRAM２はリフレツシユされる。
尚、Ｄフリツプフロツプ１１は信号ADENによ
りクリアされ、リフレツシユアドレスカウンタ５
は信号RFENによりインクリメントされる。

又、リセツト制御回路１７は、Ｄフリツプフロ
ツプ１６からのリセツト信号PANEL RESETが
「Ｈ」の状態で、信号ADENが「Ｈ」になると、
信号ADENの立ち上がりから所定時間t₀後に出力
信号RESTARTを「Ｈ」にし、リセツト信号
PANEL RESETが「Ｌ」の状態で、信号ADEN
が「Ｈ」になると、信号ADENの立ち上がりか
ら所定時間t₀後に出力信号RESTARTを「Ｌ」
にする機能を有し、所定時間t₀は１リフレツシユ
期間が終了した時点で信号RESTARTが「Ｈ」
もしくは「Ｌ」に変化するように設定されてい
る。

更に、上述のリフレツシユ制御回路１２は、リ
セツト制御回路１７の出力信号RESTARTを入
力し、信号HOLDREQを出力後、CPU１からの
信号HOLDACKと入力信号RESTARTのいずれ
かが「Ｈ」であれば、リフレツシユリクエストが
許可されたと判断して、リフレツシユ信号
RFEN，ADEN，RFCMDを出力するように構
成されている。

そして、リセツト制御回路１７の出力信号
RESTARTが、ORゲート１８を介してリセツト
信号SYSTEM RESETとしてCPU１に供給され
る。

以上のように構成されているので、第３図に示
すように、リセツトスイツチ１３が押されてリセ
ツト信号PANEL RESETが入力されても、CPU
１はずぐにはリセツトされず、リフレツシユリク
エストに応じてCPU１が信号HOLDACKを出力
して１リフレツシユ期間が終了した後に、始めて
リセツトされる。リセツト中は、CPU１から信
号HOLDACKが出力されないが、信号
RESTARTが常に「Ｈ」であり、リフレツシユ
制御回路１２はこの信号RESTARTをリフレツ
シユ許可信号として動作するので、リフレツシユ
リクエストが入力される毎にDRAM２のリフレ
ツシユは実行され続ける。リセツト信号PANEL
RESETが「Ｌ」になつたときも、CPU１のリセ
ツトはすぐには解除されず、「Ｌ」になつた後１
回分のリフレツシユ期間が信号RESTARTに基
づいて終了した後に、CPU１のリセツトが解除
される。

つまり、リフレツシユサイクルとは非同期なリ
セツト信号が入力されても、DRAM２のリフレ
ツシユは確実に行われ、メモリ内容は保護され
る。特に、リセツト信号の解除時にも同期をとる
ようにしているので、リセツト解除後一定期間は
各種リクエストを入力してはならないという制約
が、CPU１にある場合でも本発明は適用できる。

尚、リセツト制御回路１７においては、信号
ADENの代わりに信号RFENもしくはRFCMD
を用いても良い。

(ト) 発明の効果 本発明に依れば、DRAMのリフレツシユサイ
クルとは全く非同期なリセツトスイツチ等からの
リセツト信号が入力されても、リセツト中途切れ
ることなくリフレツシユを続行でき、従つて、リ
セツト前のメモリ内容を確実に保護できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロツク
図、第２図は１リフレツシユサイクルを示すタイ
ミングチヤート、第３図は本実施例の動作を説明
するためのタイミングチヤートである。 １……CPU、２……DRAM、１２……リフレ
ツシユ制御回路、１３……リセツトスイツチ、１
７……リセツト制御回路。

Claims (1)

【特許請求の範囲】
1. １ 所定の周期で発せられるリフレツシユ要求に
   応答してCPUにホールド要求を発し、該CPUか
   らのホールド受付信号をリフレツシユ許可信号と
   して入力し、ダイナミツクRAMのリフレツシユ
   を実行するリフレツシユ制御回路を備えたコンピ
   ユータシステムにおいて、リセツト信号を入力し
   該リセツト信号の立ち上がり及び立ち下がりを前
   記リフレツシユ期間終了後の所定タイミングに同
   期させ該同期化リセツト信号を前記CPUへ供給
   するリセツト制御回路を設け、且つ、前記ホール
   ド受付信号と共に前記同期化リセツト信号をリフ
   レツシユ許可信号として用いてリフレツシユを行
   うように、前記リフレツシユ制御回路を構成した
   ことを特徴とするシステム制御装置。