JPH081885B2 - エピタキシャル成長時のパタ−ンシフトの測定方法 - Google Patents
エピタキシャル成長時のパタ−ンシフトの測定方法Info
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- JPH081885B2 JPH081885B2 JP18673087A JP18673087A JPH081885B2 JP H081885 B2 JPH081885 B2 JP H081885B2 JP 18673087 A JP18673087 A JP 18673087A JP 18673087 A JP18673087 A JP 18673087A JP H081885 B2 JPH081885 B2 JP H081885B2
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板上へのエピタキシャル成長時の
パターンシフトの測定方法、特に、基板非破壊で測定す
る方法に関するものである。
パターンシフトの測定方法、特に、基板非破壊で測定す
る方法に関するものである。
（従来の技術） 従来から半導体基板上へのエピタキシャル成長の際に
パターンシフトが起こることが知られており、バイポー
ラ型集積回路の拡散プロセスの仕上がり状態、即ちエピ
タキシャル層の下層部に形成する埋込層とエピタキシャ
ル層表面に形成する拡散層との相対的位置を確認するた
めに、半導体基板の断面を観察して拡散層の位置を調べ
ていた。しかし、拡散層の箇所に合わせて半導体基板を
切断することは極めて困難な作業であり、作業者は熟練
度を要した。このような困難さを強いられながらも行な
うのは、エピタキシャル層の下層部の拡散領域の境界線
が表面からの観察で確認できず、下層部の拡散領域を形
成した際に生じる段差の影響でエピタキシャル層の表面
に現われる段差はパターンシフトを起こすので、測定の
正確さを図るためである。
パターンシフトが起こることが知られており、バイポー
ラ型集積回路の拡散プロセスの仕上がり状態、即ちエピ
タキシャル層の下層部に形成する埋込層とエピタキシャ
ル層表面に形成する拡散層との相対的位置を確認するた
めに、半導体基板の断面を観察して拡散層の位置を調べ
ていた。しかし、拡散層の箇所に合わせて半導体基板を
切断することは極めて困難な作業であり、作業者は熟練
度を要した。このような困難さを強いられながらも行な
うのは、エピタキシャル層の下層部の拡散領域の境界線
が表面からの観察で確認できず、下層部の拡散領域を形
成した際に生じる段差の影響でエピタキシャル層の表面
に現われる段差はパターンシフトを起こすので、測定の
正確さを図るためである。
以下に従来のパターンシフトの測定方法について説明
する。
する。
Ｐ型基板にＮ型埋込層を形成し、その上にＮ型エピタ
キシャル成長を行なった場合には、まず、基板を5mm角
程度の大きさに切断し、切断面を角度研磨する。
キシャル成長を行なった場合には、まず、基板を5mm角
程度の大きさに切断し、切断面を角度研磨する。
その後、フッ酸で、ステインエッチすることにより、
研磨面のＰ型層のみが黒く浮かび上がる。そして、研磨
面に現れた埋込層の位置と基板表面のパターンの位置の
ずれを計測することによってパターンシフトを測定して
いた。
研磨面のＰ型層のみが黒く浮かび上がる。そして、研磨
面に現れた埋込層の位置と基板表面のパターンの位置の
ずれを計測することによってパターンシフトを測定して
いた。
（発明が解決しようとする問題点） しかしながら上記の従来の測定方法では、半導体基板
を破壊しなければならず、特にエピタキシャル層が厚い
場合には、測定時の少しの角度のずれが、大きな測定誤
差に結びつくという問題点を有していた。
を破壊しなければならず、特にエピタキシャル層が厚い
場合には、測定時の少しの角度のずれが、大きな測定誤
差に結びつくという問題点を有していた。
本発明は上記従来の問題点を解決するもので、基板非
破壊でエピタキシャル層の厚さに関係なく高い精度でパ
ターンシフトを測定することができるエピタキシャル成
長時のパターンシフト測定方法を提供することを目的と
する。
破壊でエピタキシャル層の厚さに関係なく高い精度でパ
ターンシフトを測定することができるエピタキシャル成
長時のパターンシフト測定方法を提供することを目的と
する。
（問題点を解決するための手段） この目的を達成するために本発明のエピタキシャル成
長時のパターンシフトの測定方法は、第１および第２の
マスクパターンを有するマスクを用い、半導体基板上に
前記第１および第２のマスクパターンに対応する第１お
よび第２の段差パターンを形成する工程と、前記第１お
よび第２の段差パターンを形成した半導体基板上にエピ
タキシャル層を成長させるに際し、前記第１の段差パタ
ーン上にはエピタキシャル成長をさせず、前記第２の段
差パターン上にエピタキシャル成長をさせる工程と、エ
ピタキシャル層を成長させた半導体基板上にレジストを
塗布し、前記マスクを用いて前記第１の段差パターンと
前記第１のマスクパターンとを一致させ、露光、現像し
て第１および第２のレジストパターンを形成する工程
と、前記第２の段差パターンの段差により前記エピタキ
シャル層上に現われた第３の段差パターンと前記第２の
レジストパターンとのずれを測定する工程とを有するも
のである。
長時のパターンシフトの測定方法は、第１および第２の
マスクパターンを有するマスクを用い、半導体基板上に
前記第１および第２のマスクパターンに対応する第１お
よび第２の段差パターンを形成する工程と、前記第１お
よび第２の段差パターンを形成した半導体基板上にエピ
タキシャル層を成長させるに際し、前記第１の段差パタ
ーン上にはエピタキシャル成長をさせず、前記第２の段
差パターン上にエピタキシャル成長をさせる工程と、エ
ピタキシャル層を成長させた半導体基板上にレジストを
塗布し、前記マスクを用いて前記第１の段差パターンと
前記第１のマスクパターンとを一致させ、露光、現像し
て第１および第２のレジストパターンを形成する工程
と、前記第２の段差パターンの段差により前記エピタキ
シャル層上に現われた第３の段差パターンと前記第２の
レジストパターンとのずれを測定する工程とを有するも
のである。
（作用） 第２の段差パターンの段差により現われるエピタキシ
ャル層上の第３の段差パターンは、エピタキシャル成長
時のパターンシフトによって第２の段差パターンの直上
からずれて現われる。これに対し、段差パターンを形成
したマスクを用いて第１の段差パターンと第１のマスク
パターンとを一致させ、露光、現像して形成した第２の
レジストパターンは第２の段差パターンの直上にある。
従って、第３の段差パターンと第２のレジストパターン
とのずれを測定することにより、パターンシフトが測定
できる。
ャル層上の第３の段差パターンは、エピタキシャル成長
時のパターンシフトによって第２の段差パターンの直上
からずれて現われる。これに対し、段差パターンを形成
したマスクを用いて第１の段差パターンと第１のマスク
パターンとを一致させ、露光、現像して形成した第２の
レジストパターンは第２の段差パターンの直上にある。
従って、第３の段差パターンと第２のレジストパターン
とのずれを測定することにより、パターンシフトが測定
できる。
これにより、基板を破壊することなく、エピタキシャ
ル層の厚い場合においても高精度の測定が可能になる。
ル層の厚い場合においても高精度の測定が可能になる。
（実施例） 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図（ａ），（ｂ）は、測定する一部分をエピタキ
シャル成長させ、レジストを塗布し、露光、現像したシ
リコン半導体基板のエピタキシャル成長した部分と、し
ていない部分の境界部を示すものである。
シャル成長させ、レジストを塗布し、露光、現像したシ
リコン半導体基板のエピタキシャル成長した部分と、し
ていない部分の境界部を示すものである。
第１図（ａ）は平面図であり、第１図（ｂ）は第１図
（ａ）中の一点鎖線に沿った断面図を示すものである。
（ａ）中の一点鎖線に沿った断面図を示すものである。
第１図において、１はＰ型シリコン半導体基板（以下
単にシリコン半導体基板という）、２はN-型エピタキシ
ャル層（以下単にエピタキシャル層という）、3,3′は
ポジ型レジストによる第１および第２のレジストパター
ン、4,4′は埋込層を拡散する際に生じる第１および第
２の段差パターン、５は、第２の段差パターン４′上に
エピタキシャル成長させた時に、第２の段差パターン
４′の段差によりエピタキシャル層２上に現われる第３
の段差パターンである。
単にシリコン半導体基板という）、２はN-型エピタキシ
ャル層（以下単にエピタキシャル層という）、3,3′は
ポジ型レジストによる第１および第２のレジストパター
ン、4,4′は埋込層を拡散する際に生じる第１および第
２の段差パターン、５は、第２の段差パターン４′上に
エピタキシャル成長させた時に、第２の段差パターン
４′の段差によりエピタキシャル層２上に現われる第３
の段差パターンである。
第２図はシリコン半導体基板１上に部分的にエピタキ
シャル成長を行なうための、バレル型減圧エピタキシャ
ル装置のサセプタ６へのシリコン半導体基板１のチャー
ジ方法を示すものである。
シャル成長を行なうための、バレル型減圧エピタキシャ
ル装置のサセプタ６へのシリコン半導体基板１のチャー
ジ方法を示すものである。
以下、上記の図に従って、詳細な説明を行なう。ま
ず、第１図に示すように、第１と第２のマスクパターン
を有する埋込層形成用のマスクを用いて、それに対応す
る埋込層の第１の段差パターン４と第２の段差パターン
４′をシリコン半導体基板１に形成する。その後、第２
図のように、バレル型減圧エピタキシャル装置のサセプ
タ６にシリコン半導体基板１をチャージする。その上に
さらに埋込層の第１の段差パターン４が形成された領域
にダミー基板７をチャージする。
ず、第１図に示すように、第１と第２のマスクパターン
を有する埋込層形成用のマスクを用いて、それに対応す
る埋込層の第１の段差パターン４と第２の段差パターン
４′をシリコン半導体基板１に形成する。その後、第２
図のように、バレル型減圧エピタキシャル装置のサセプ
タ６にシリコン半導体基板１をチャージする。その上に
さらに埋込層の第１の段差パターン４が形成された領域
にダミー基板７をチャージする。
ダミー基板７としては、シリコン半導体基板を半分に
切断した後、酸化させて5000Åの厚さの酸化膜をつけた
ものを用いた。
切断した後、酸化させて5000Åの厚さの酸化膜をつけた
ものを用いた。
このようにチャージをして、80Torr、1080℃でソース
ガスとしてSiCl2H2を用い、ドーパントガスとしてAsH3
を用いて、13μｍの厚さのエピタキシャル成長を行なう
と、シリコン半導体基板１のダミー基板７に覆われた部
分がエピタキシャル成長しないため、第１図に示すよう
に、エピタキシャル層２のある部分と、ない部分ができ
る。
ガスとしてSiCl2H2を用い、ドーパントガスとしてAsH3
を用いて、13μｍの厚さのエピタキシャル成長を行なう
と、シリコン半導体基板１のダミー基板７に覆われた部
分がエピタキシャル成長しないため、第１図に示すよう
に、エピタキシャル層２のある部分と、ない部分ができ
る。
次に、このシリコン半導体基板１上にポジ型レジスト
を塗布し、N+型埋込層形成時に用いたマスクを用いてエ
ピタキシャル成長していない部分の埋込層の第１の段差
パターンとマスクの第１のマスクパターンとを一致（位
置合わせ）させ、露光、現像する。
を塗布し、N+型埋込層形成時に用いたマスクを用いてエ
ピタキシャル成長していない部分の埋込層の第１の段差
パターンとマスクの第１のマスクパターンとを一致（位
置合わせ）させ、露光、現像する。
この実施例の場合、N+型埋込層形成時にネガ型レジス
トを使用して行なったため、同じマスクを用いた場合、
N+型埋込層の第１の段差パターン４上にポジ型レジスト
の第１のレジストパターン３が残る。この時、エピタキ
シャル層２上にもポジ型レジストの第２のレジストパタ
ーン３′が残り、これは、エピタキシャル成長前の第２
の段差パターン４′の直上のエピタキシャル層２の表面
に形成される。一方、エピタキシャル層２上には、第２
の段差パターン４′の段差に基づく第３の段差パターン
５が現われている。そこで、エピタキシャル層２表面の
第３の段差パターン５と第２のレジストパターン３′と
の位置関係を測定する。
トを使用して行なったため、同じマスクを用いた場合、
N+型埋込層の第１の段差パターン４上にポジ型レジスト
の第１のレジストパターン３が残る。この時、エピタキ
シャル層２上にもポジ型レジストの第２のレジストパタ
ーン３′が残り、これは、エピタキシャル成長前の第２
の段差パターン４′の直上のエピタキシャル層２の表面
に形成される。一方、エピタキシャル層２上には、第２
の段差パターン４′の段差に基づく第３の段差パターン
５が現われている。そこで、エピタキシャル層２表面の
第３の段差パターン５と第２のレジストパターン３′と
の位置関係を測定する。
以上のように本実施例によれば、シリコン半導体基板
１上の一部にエピタキシャル層２を成長させ、そのエピ
タキシャル層上の、第２の段差パターン直上に形成した
第２のレジストパターン３′と、エピタキシャル成長に
よりずれて現われる第３の段差パターン５とのずれを測
定することにより、シリコン半導体基板１を破壊するこ
となしに、高精度にエピタキシャル成長時のパターンシ
フトを測定することができる。
１上の一部にエピタキシャル層２を成長させ、そのエピ
タキシャル層上の、第２の段差パターン直上に形成した
第２のレジストパターン３′と、エピタキシャル成長に
よりずれて現われる第３の段差パターン５とのずれを測
定することにより、シリコン半導体基板１を破壊するこ
となしに、高精度にエピタキシャル成長時のパターンシ
フトを測定することができる。
なお、本実施例では、バレル型エピタキシャル装置を
用いたが、装置は他の型式のものでもよい。また、ダミ
ー基板として酸化したシリコン基板を使用したが、エピ
タキシャル反応条件に耐え、反応に影響を与えないもの
であれば他のものでもよい。レジストもポジ型に限らず
どんな種類のものでもよい。
用いたが、装置は他の型式のものでもよい。また、ダミ
ー基板として酸化したシリコン基板を使用したが、エピ
タキシャル反応条件に耐え、反応に影響を与えないもの
であれば他のものでもよい。レジストもポジ型に限らず
どんな種類のものでもよい。
レジストパターンの形成時にN+型埋込層形成用マスク
を用いたが、これも、位置ずれの基準となればよいの
で、他のマスクを使用しても構わない。
を用いたが、これも、位置ずれの基準となればよいの
で、他のマスクを使用しても構わない。
（発明の効果） 以上説明したように、本発明によれば、エピタキシャ
ル層の下層部に形成した埋込層等の段差パターンに基づ
いてエピタキシャル層の表面に現われるパターンシフト
した段差パターンと、エピタキシャル層の下層部に形成
した前記段差パターンの直上に形成したレジストパター
ンとのずれを測定することにより、基板を破壊すること
なしに高精度のパターンシフトの測定ができ、更に、次
工程で使用するマスクをレジストパターン形成の際に用
いれば、測定した基板も通常工程で進めることができる
という効果を奏するものである。
ル層の下層部に形成した埋込層等の段差パターンに基づ
いてエピタキシャル層の表面に現われるパターンシフト
した段差パターンと、エピタキシャル層の下層部に形成
した前記段差パターンの直上に形成したレジストパター
ンとのずれを測定することにより、基板を破壊すること
なしに高精度のパターンシフトの測定ができ、更に、次
工程で使用するマスクをレジストパターン形成の際に用
いれば、測定した基板も通常工程で進めることができる
という効果を奏するものである。
第１図（ａ）および（ｂ）は本発明において部分的にエ
ピタキシャル成長を行ないポジ型レジストのパターンを
施したＰ型シリコン半導体のエピタキシャル成長した部
分と、していない部分の境界部分の平面図及び断面図を
示す図、 第２図は本発明において部分的にエピタキシャル成長を
行なった際のバレル型減圧エピタキシャル装置のサセプ
タへのチャージ方法を示した図である。 １……ｐ型シリコン半導体基板、２……N-型エピタキシ
ャル層、３、３′……第1,第２のレジストパターン、
４、４′……埋込層の第1,第２の段差パターン、５……
エピタキシャル層上に現われた第３の段差パターン、６
……バレル型減圧エピタキシャル装置のサセプタ、７…
…ダミー基板。
ピタキシャル成長を行ないポジ型レジストのパターンを
施したＰ型シリコン半導体のエピタキシャル成長した部
分と、していない部分の境界部分の平面図及び断面図を
示す図、 第２図は本発明において部分的にエピタキシャル成長を
行なった際のバレル型減圧エピタキシャル装置のサセプ
タへのチャージ方法を示した図である。 １……ｐ型シリコン半導体基板、２……N-型エピタキシ
ャル層、３、３′……第1,第２のレジストパターン、
４、４′……埋込層の第1,第２の段差パターン、５……
エピタキシャル層上に現われた第３の段差パターン、６
……バレル型減圧エピタキシャル装置のサセプタ、７…
…ダミー基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 7514−4Ｍ 21/68 Ｆ
Claims (1)
- 【請求項１】第１および第２のマスクパターンを有する
マスクを用い、半導体基板上に前記第１および第２のマ
スクパターンに対応する第１および第２の段差パターン
を形成する工程と、 前記第１および第２の段差パターンを形成した半導体基
板上にエピタキシャル層を成長させるに際し、前記第１
の段差パターン上にはエピタキシャル成長をさせず、前
記第２の段差パターン上にエピタキシャル成長をさせる
工程と、 エピタキシャル層を成長させた半導体基板上にレジスト
を塗布し、前記マスクを用いて前記第１の段差パターン
と前記第１のマスクパターンとを一致させ、露光、現像
して第１および第２のレジストパターンを形成する工程
と、 前記第２の段差パターンの段差により前記エピタキシャ
ル層上に現われた第３の段差パターンと前記第２のレジ
ストパターンとのずれを測定する工程と、 を有することを特徴とするエピタキシャル成長時のパタ
ーンシフトの測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673087A JPH081885B2 (ja) | 1987-07-28 | 1987-07-28 | エピタキシャル成長時のパタ−ンシフトの測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673087A JPH081885B2 (ja) | 1987-07-28 | 1987-07-28 | エピタキシャル成長時のパタ−ンシフトの測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431413A JPS6431413A (en) | 1989-02-01 |
| JPH081885B2 true JPH081885B2 (ja) | 1996-01-10 |
Family
ID=16193634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18673087A Expired - Lifetime JPH081885B2 (ja) | 1987-07-28 | 1987-07-28 | エピタキシャル成長時のパタ−ンシフトの測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081885B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548455B2 (ja) * | 1972-07-19 | 1980-12-05 | ||
| JPS5643723A (en) * | 1979-09-18 | 1981-04-22 | Nec Corp | Manufacture of semiconductor element |
| JPS59110118A (ja) * | 1982-12-15 | 1984-06-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1987
- 1987-07-28 JP JP18673087A patent/JPH081885B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431413A (en) | 1989-02-01 |
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