JPH08204151A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH08204151A JPH08204151A JP7025958A JP2595895A JPH08204151A JP H08204151 A JPH08204151 A JP H08204151A JP 7025958 A JP7025958 A JP 7025958A JP 2595895 A JP2595895 A JP 2595895A JP H08204151 A JPH08204151 A JP H08204151A
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- silicon film
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Abstract
(57)【要約】
【目的】 簡単な工程でパッド多結晶シリコン膜上にの
み厚いシリコン酸化膜を形成することができる半導体記
憶装置及びその製造方法を提供する。 【構成】 Ｎ型不純物拡散層５上の多結晶シリコン膜９
に砒素を導入するとともにＮ型不純物拡散層６上の多結
晶シリコン膜９に燐を導入し、Ｎ型不純物拡散層５上を
覆うとともに砒素を含むパッド多結晶シリコン膜１４
と、Ｎ型不純物拡散層６上を覆うとともに燐を含むキャ
パシタの下部電極１５とを形成する。そして、シリコン
窒化膜をパッド多結晶シリコン膜１４上及びキャパシタ
の下部電極１５上に形成した後、熱酸化を行うことによ
り、パッド多結晶シリコン膜１４にシリコン酸化膜１
６′を形成する。
み厚いシリコン酸化膜を形成することができる半導体記
憶装置及びその製造方法を提供する。 【構成】 Ｎ型不純物拡散層５上の多結晶シリコン膜９
に砒素を導入するとともにＮ型不純物拡散層６上の多結
晶シリコン膜９に燐を導入し、Ｎ型不純物拡散層５上を
覆うとともに砒素を含むパッド多結晶シリコン膜１４
と、Ｎ型不純物拡散層６上を覆うとともに燐を含むキャ
パシタの下部電極１５とを形成する。そして、シリコン
窒化膜をパッド多結晶シリコン膜１４上及びキャパシタ
の下部電極１５上に形成した後、熱酸化を行うことによ
り、パッド多結晶シリコン膜１４にシリコン酸化膜１
６′を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、特にスタック型メモリセル構造を有
するＤＲＡＭ(Dynamic Random Access Memory)及びその
製造方法に適用して好適なものである。
の製造方法に関し、特にスタック型メモリセル構造を有
するＤＲＡＭ(Dynamic Random Access Memory)及びその
製造方法に適用して好適なものである。
【０００２】
【従来の技術】シリコン基板に金属配線とのコンタクト
を形成する場合において、シリコン基板上にパッド多結
晶シリコン膜を形成し、このパッド多結晶シリコン膜を
介して金属配線とのコンタクトを行うことにより、リー
ク電流を抑制し低抵抗のコンタクトを安定して形成する
ことができる。この製造方法をスタック型ＤＲＡＭに適
用して、ビット線とのコンタクトをパッド多結晶シリコ
ン膜を介して行うようにした場合、このパッド多結晶シ
リコン膜とキャパシタの下部電極とをシリコン基板上に
堆積された同一の多結晶シリコン膜をパターニングする
ことによって形成することが可能となる。
を形成する場合において、シリコン基板上にパッド多結
晶シリコン膜を形成し、このパッド多結晶シリコン膜を
介して金属配線とのコンタクトを行うことにより、リー
ク電流を抑制し低抵抗のコンタクトを安定して形成する
ことができる。この製造方法をスタック型ＤＲＡＭに適
用して、ビット線とのコンタクトをパッド多結晶シリコ
ン膜を介して行うようにした場合、このパッド多結晶シ
リコン膜とキャパシタの下部電極とをシリコン基板上に
堆積された同一の多結晶シリコン膜をパターニングする
ことによって形成することが可能となる。
【０００３】すなわち、従来のスタック型ＤＲＡＭは、
シリコン基板上にゲート絶縁膜を介してゲート電極を形
成した後、多結晶シリコン膜を堆積しその多結晶シリコ
ン膜をパターニングすることにより、ゲート電極の両側
の不純物拡散層の一方の上にはコンタクトのためのパッ
ド多結晶シリコン膜を形成し、他方の上にはキャパシタ
の下部電極を形成する。そして、パッド多結晶シリコン
膜上及びキャパシタの下部電極上に容量絶縁膜を介して
セルプレート電極を形成し、セルプレート電極上に形成
されるビット線とパッド多結晶シリコン膜とのコンタク
トをとるための開口部をセルプレート電極に形成する。
その後、セルプレート電極上に層間絶縁膜を形成し、前
記容量絶縁膜と層間絶縁膜を開口してビットコンタクト
を形成した後、層間絶縁膜上にビット線を形成して、パ
ッド多結晶シリコン膜とのコンタクトを行う。この製造
方法により、多結晶シリコン膜の堆積回数を増加させる
ことなく安定したコンタクトを形成することができる。
シリコン基板上にゲート絶縁膜を介してゲート電極を形
成した後、多結晶シリコン膜を堆積しその多結晶シリコ
ン膜をパターニングすることにより、ゲート電極の両側
の不純物拡散層の一方の上にはコンタクトのためのパッ
ド多結晶シリコン膜を形成し、他方の上にはキャパシタ
の下部電極を形成する。そして、パッド多結晶シリコン
膜上及びキャパシタの下部電極上に容量絶縁膜を介して
セルプレート電極を形成し、セルプレート電極上に形成
されるビット線とパッド多結晶シリコン膜とのコンタク
トをとるための開口部をセルプレート電極に形成する。
その後、セルプレート電極上に層間絶縁膜を形成し、前
記容量絶縁膜と層間絶縁膜を開口してビットコンタクト
を形成した後、層間絶縁膜上にビット線を形成して、パ
ッド多結晶シリコン膜とのコンタクトを行う。この製造
方法により、多結晶シリコン膜の堆積回数を増加させる
ことなく安定したコンタクトを形成することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法は、セルプレート電極を選択的にエッ
チングして開口部を形成する際に、パッド多結晶シリコ
ン膜上にはエッチングストッパとして薄い容量絶縁膜し
か存在せず、パッド多結晶シリコン膜もエッチングされ
てしまうという問題があった。このため、厚いシリコン
酸化膜などのエッチング保護膜をパッド多結晶シリコン
膜上に形成しておくことが行われているが、この方法は
保護膜の堆積やパターニングなどの多数の工程の増加を
伴うため製造歩留りやスループットを悪化させたり、容
量絶縁膜を構成するシリコン窒化膜上にシリコン酸化膜
を堆積して除去するため容量絶縁膜の絶縁特性を劣化さ
せやすいという新たな問題を発生させている。
た従来の製造方法は、セルプレート電極を選択的にエッ
チングして開口部を形成する際に、パッド多結晶シリコ
ン膜上にはエッチングストッパとして薄い容量絶縁膜し
か存在せず、パッド多結晶シリコン膜もエッチングされ
てしまうという問題があった。このため、厚いシリコン
酸化膜などのエッチング保護膜をパッド多結晶シリコン
膜上に形成しておくことが行われているが、この方法は
保護膜の堆積やパターニングなどの多数の工程の増加を
伴うため製造歩留りやスループットを悪化させたり、容
量絶縁膜を構成するシリコン窒化膜上にシリコン酸化膜
を堆積して除去するため容量絶縁膜の絶縁特性を劣化さ
せやすいという新たな問題を発生させている。
【０００５】そこで、本発明の目的は、簡単な工程でパ
ッド多結晶シリコン膜上にのみ厚いシリコン酸化膜を形
成することができる半導体記憶装置及びその製造方法を
提供することである。
ッド多結晶シリコン膜上にのみ厚いシリコン酸化膜を形
成することができる半導体記憶装置及びその製造方法を
提供することである。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の半導体記憶装置の製造方法によれ
ば、第１導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記ゲート電極により分離
された一対の第２導電型不純物拡散層を形成する工程
と、前記第２導電型不純物拡散層上に多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜に選択的に燐
を導入するとともに、前記多結晶シリコン膜に選択的に
砒素を導入する工程と、前記多結晶シリコン膜をパター
ニングすることにより、前記第２導電型不純物拡散層の
一方を覆うとともに前記燐を含む第１の多結晶シリコン
膜と、前記第２導電型不純物拡散層の他方を覆うととも
に前記砒素を含む第２の多結晶シリコン膜とを形成する
工程と、前記第１の多結晶シリコン膜及び前記第２の多
結晶シリコン膜上に耐酸化性を有する容量絶縁膜を形成
する工程と、熱酸化により前記第２の多結晶シリコン膜
の表面にシリコン酸化膜を形成する工程と、前記容量絶
縁膜上にセルプレート電極を形成する工程と、前記シリ
コン酸化膜上の前記セルプレート電極を選択的にエッチ
ングすることにより、前記セルプレート電極に開口部を
形成する工程と、前記セルプレート電極上に層間絶縁膜
を形成する工程と、前記シリコン酸化膜及び前記層間絶
縁膜を前記開口部を通して選択的にエッチングすること
によりビットコンタクトを形成する工程と、前記ビット
コンタクトを通して前記第２の多結晶シリコン膜と接続
されたビット線を前記層間絶縁膜上に形成する工程とを
備えている。
ために、請求項１の半導体記憶装置の製造方法によれ
ば、第１導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記ゲート電極により分離
された一対の第２導電型不純物拡散層を形成する工程
と、前記第２導電型不純物拡散層上に多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜に選択的に燐
を導入するとともに、前記多結晶シリコン膜に選択的に
砒素を導入する工程と、前記多結晶シリコン膜をパター
ニングすることにより、前記第２導電型不純物拡散層の
一方を覆うとともに前記燐を含む第１の多結晶シリコン
膜と、前記第２導電型不純物拡散層の他方を覆うととも
に前記砒素を含む第２の多結晶シリコン膜とを形成する
工程と、前記第１の多結晶シリコン膜及び前記第２の多
結晶シリコン膜上に耐酸化性を有する容量絶縁膜を形成
する工程と、熱酸化により前記第２の多結晶シリコン膜
の表面にシリコン酸化膜を形成する工程と、前記容量絶
縁膜上にセルプレート電極を形成する工程と、前記シリ
コン酸化膜上の前記セルプレート電極を選択的にエッチ
ングすることにより、前記セルプレート電極に開口部を
形成する工程と、前記セルプレート電極上に層間絶縁膜
を形成する工程と、前記シリコン酸化膜及び前記層間絶
縁膜を前記開口部を通して選択的にエッチングすること
によりビットコンタクトを形成する工程と、前記ビット
コンタクトを通して前記第２の多結晶シリコン膜と接続
されたビット線を前記層間絶縁膜上に形成する工程とを
備えている。
【０００７】また、請求項２の半導体記憶装置によれ
ば、第１導電型半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極により分離され
た一対の第２導電型不純物拡散層と、前記第２導電型不
純物拡散層の一方に形成されるとともに、第１の不純物
を含む第１の多結晶シリコン膜と、前記第２導電型不純
物拡散層の他方に形成されるとともに、耐酸化性を低下
させる第２の不純物を含む第２の多結晶シリコン膜と、
前記第２の多結晶シリコン膜上に形成されたシリコン酸
化膜と、前記第１の多結晶シリコン膜上に耐酸化性を有
する容量絶縁膜を介して形成されるとともに、前記シリ
コン酸化膜上において開口部を有するセルプレート電極
と、前記セルプレート電極上に形成されるとともに、前
記開口部を通して前記第２の多結晶シリコン膜と接続さ
れた導電層とを備えている。
ば、第１導電型半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極により分離され
た一対の第２導電型不純物拡散層と、前記第２導電型不
純物拡散層の一方に形成されるとともに、第１の不純物
を含む第１の多結晶シリコン膜と、前記第２導電型不純
物拡散層の他方に形成されるとともに、耐酸化性を低下
させる第２の不純物を含む第２の多結晶シリコン膜と、
前記第２の多結晶シリコン膜上に形成されたシリコン酸
化膜と、前記第１の多結晶シリコン膜上に耐酸化性を有
する容量絶縁膜を介して形成されるとともに、前記シリ
コン酸化膜上において開口部を有するセルプレート電極
と、前記セルプレート電極上に形成されるとともに、前
記開口部を通して前記第２の多結晶シリコン膜と接続さ
れた導電層とを備えている。
【０００８】また、請求項３の半導体記憶装置によれ
ば、前記第１の不純物が燐であり、前記第２の不純物が
砒素である。
ば、前記第１の不純物が燐であり、前記第２の不純物が
砒素である。
【０００９】
【作用】本発明によれば、キャパシタの下部電極となる
第１の多結晶シリコン膜に第１の不純物を導入し、コン
タクトのパッド多結晶シリコン膜となる第２の多結晶シ
リコン膜に耐酸化性を低下させる第２の不純物を導入し
た後、第１の多結晶シリコン膜及び第２の多結晶シリコ
ン膜に耐酸化性を有する容量絶縁膜を形成して熱酸化を
行う。この時、第１の多結晶シリコン膜は容量絶縁膜の
耐酸化性により酸化されないが、第２の多結晶シリコン
膜はその上部に形成された容量絶縁膜の耐酸化性が低下
することによって酸化される。従って、簡単な工程でコ
ンタクトを行うパッド多結晶シリコン膜上にのみ厚いシ
リコン酸化膜を形成することができる。
第１の多結晶シリコン膜に第１の不純物を導入し、コン
タクトのパッド多結晶シリコン膜となる第２の多結晶シ
リコン膜に耐酸化性を低下させる第２の不純物を導入し
た後、第１の多結晶シリコン膜及び第２の多結晶シリコ
ン膜に耐酸化性を有する容量絶縁膜を形成して熱酸化を
行う。この時、第１の多結晶シリコン膜は容量絶縁膜の
耐酸化性により酸化されないが、第２の多結晶シリコン
膜はその上部に形成された容量絶縁膜の耐酸化性が低下
することによって酸化される。従って、簡単な工程でコ
ンタクトを行うパッド多結晶シリコン膜上にのみ厚いシ
リコン酸化膜を形成することができる。
【００１０】
【実施例】以下、本発明の一実施例による半導体記憶装
置の製造方法について図面を参照しながら説明する。図
１〜図３は、本発明の一実施例による半導体記憶装置の
製造方法を工程順に示す断面図である。
置の製造方法について図面を参照しながら説明する。図
１〜図３は、本発明の一実施例による半導体記憶装置の
製造方法を工程順に示す断面図である。
【００１１】まず、図１（ａ）に示すように、Ｐ型半導
体基板１に選択酸化法により素子分離膜２を５００ｎｍ
程度の厚みに形成した後、気相成長法によりゲート絶縁
膜３を２０ｎｍ程度の厚みに堆積する。そして、燐など
の不純物を高濃度に含む多結晶シリコン膜を気相成長法
により１５０ｎｍ程度の厚みに堆積し、フォトリソグラ
フィー及びエッチング技術によってパターニングするこ
とにより、ゲート電極４を形成する。その後、素子分離
膜２とゲート電極４とをマスクとして燐や砒素などの不
純物をイオン注入することにより、Ｎ型不純物拡散層
５、６を形成し、気相成長法によりゲート電極４上に第
１層間絶縁膜７を１００ｎｍ程度の厚みに堆積する。こ
こで、素子分離膜２、ゲート絶縁膜３及び第１層間絶縁
膜７はシリコン酸化膜やシリコン窒化膜、或いはシリコ
ン酸化膜とシリコン窒化膜との積層膜などからなる。ま
た、ゲート絶縁膜３は熱酸化により形成してもよい。
体基板１に選択酸化法により素子分離膜２を５００ｎｍ
程度の厚みに形成した後、気相成長法によりゲート絶縁
膜３を２０ｎｍ程度の厚みに堆積する。そして、燐など
の不純物を高濃度に含む多結晶シリコン膜を気相成長法
により１５０ｎｍ程度の厚みに堆積し、フォトリソグラ
フィー及びエッチング技術によってパターニングするこ
とにより、ゲート電極４を形成する。その後、素子分離
膜２とゲート電極４とをマスクとして燐や砒素などの不
純物をイオン注入することにより、Ｎ型不純物拡散層
５、６を形成し、気相成長法によりゲート電極４上に第
１層間絶縁膜７を１００ｎｍ程度の厚みに堆積する。こ
こで、素子分離膜２、ゲート絶縁膜３及び第１層間絶縁
膜７はシリコン酸化膜やシリコン窒化膜、或いはシリコ
ン酸化膜とシリコン窒化膜との積層膜などからなる。ま
た、ゲート絶縁膜３は熱酸化により形成してもよい。
【００１２】次に、図１（ｂ）に示すように、フォトリ
ソグラフィー及びエッチング技術によってパターニング
することにより、Ｎ型不純物拡散層５、６上の第１層間
絶縁膜７を選択的に除去し、Ｎ型不純物拡散層５上に開
口部を形成するとともにＮ型不純物拡散層６上にストレ
ージコンタクト８を形成する。そして、気相成長法によ
り多結晶シリコン膜９を堆積し、パターン形成されたフ
ォトレジスト１０をマスクとしてイオン注入１１を行う
ことにより、Ｎ型不純物拡散層５上の多結晶シリコン膜
９に砒素を導入する。
ソグラフィー及びエッチング技術によってパターニング
することにより、Ｎ型不純物拡散層５、６上の第１層間
絶縁膜７を選択的に除去し、Ｎ型不純物拡散層５上に開
口部を形成するとともにＮ型不純物拡散層６上にストレ
ージコンタクト８を形成する。そして、気相成長法によ
り多結晶シリコン膜９を堆積し、パターン形成されたフ
ォトレジスト１０をマスクとしてイオン注入１１を行う
ことにより、Ｎ型不純物拡散層５上の多結晶シリコン膜
９に砒素を導入する。
【００１３】次に、図２（ａ）に示すように、フォトレ
ジスト１０を除去した後、パターン形成されたフォトレ
ジスト１２をマスクとしてイオン注入１３を行うことに
より、Ｎ型不純物拡散層６上の多結晶シリコン膜９に燐
を導入する。
ジスト１０を除去した後、パターン形成されたフォトレ
ジスト１２をマスクとしてイオン注入１３を行うことに
より、Ｎ型不純物拡散層６上の多結晶シリコン膜９に燐
を導入する。
【００１４】次に、図２（ｂ）に示すように、フォトレ
ジスト１２を除去した後、多結晶シリコン膜９をパター
ニングすることにより、Ｎ型不純物拡散層５上を覆うと
ともに砒素を含むパッド多結晶シリコン膜１４と、Ｎ型
不純物拡散層６上を覆うとともに燐を含むキャパシタの
下部電極１５とを形成する。そして、気相成長法により
６０Å程度の厚みのシリコン窒化膜をパッド多結晶シリ
コン膜１４上及びキャパシタの下部電極１５上に形成し
た後、９００℃の温度で熱酸化を行う。
ジスト１２を除去した後、多結晶シリコン膜９をパター
ニングすることにより、Ｎ型不純物拡散層５上を覆うと
ともに砒素を含むパッド多結晶シリコン膜１４と、Ｎ型
不純物拡散層６上を覆うとともに燐を含むキャパシタの
下部電極１５とを形成する。そして、気相成長法により
６０Å程度の厚みのシリコン窒化膜をパッド多結晶シリ
コン膜１４上及びキャパシタの下部電極１５上に形成し
た後、９００℃の温度で熱酸化を行う。
【００１５】この時、パッド多結晶シリコン膜１４には
砒素が含まれているため、その上部に形成されたシリコ
ン窒化膜の耐酸化性が低下し、シリコン窒化膜が酸化さ
れるとともにパッド多結晶シリコン膜１４も酸化されて
パッド多結晶シリコン膜１４上には１４０Å程度の厚み
のシリコン酸化膜１６′が形成される。一方、下部電極
１５には燐が含まれていてシリコン窒化膜の耐酸化性に
影響がなく下部電極１５は酸化されないため、下部電極
１５上にはＯＮＯ構造の容量絶縁膜１６が６０Å程度の
厚みに形成される。
砒素が含まれているため、その上部に形成されたシリコ
ン窒化膜の耐酸化性が低下し、シリコン窒化膜が酸化さ
れるとともにパッド多結晶シリコン膜１４も酸化されて
パッド多結晶シリコン膜１４上には１４０Å程度の厚み
のシリコン酸化膜１６′が形成される。一方、下部電極
１５には燐が含まれていてシリコン窒化膜の耐酸化性に
影響がなく下部電極１５は酸化されないため、下部電極
１５上にはＯＮＯ構造の容量絶縁膜１６が６０Å程度の
厚みに形成される。
【００１６】次に、図３に示すように、燐又は砒素など
の不純物を高濃度に含む多結晶シリコン膜を気相成長法
により堆積し、セルプレート電極１７を形成する。そし
て、フォトリソグラフィー及びエッチング技術によって
パターニングすることにより、シリコン酸化膜１６′上
のセルプレート電極１７に開口部２１を形成する。ここ
で、セルプレート電極１７をエッチングする際に、パッ
ド多結晶シリコン膜１４上にはエッチングストッパとし
てシリコン酸化膜１６′が厚く形成されているので、パ
ッド多結晶シリコン膜１４も同時にエッチングされるこ
とを防止できる。
の不純物を高濃度に含む多結晶シリコン膜を気相成長法
により堆積し、セルプレート電極１７を形成する。そし
て、フォトリソグラフィー及びエッチング技術によって
パターニングすることにより、シリコン酸化膜１６′上
のセルプレート電極１７に開口部２１を形成する。ここ
で、セルプレート電極１７をエッチングする際に、パッ
ド多結晶シリコン膜１４上にはエッチングストッパとし
てシリコン酸化膜１６′が厚く形成されているので、パ
ッド多結晶シリコン膜１４も同時にエッチングされるこ
とを防止できる。
【００１７】その後、気相成長法によりシリコン酸化膜
などの層間絶縁膜１８をセルプレート電極１７上に形成
し、フォトリソグラフィー及びエッチング技術によって
開口部２１内の層間絶縁膜１８とシリコン酸化膜１６′
とを選択的に除去することにより、ビットコンタクト１
９を形成する。そして、気相成長法により層間絶縁膜１
８上にタングステン膜やタングステンポリサイド膜など
を形成し、フォトリソグラフィー及びエッチング技術に
よってパターニングすることにより、パッド多結晶シリ
コン膜１４に接続されたビット線２０を形成する。
などの層間絶縁膜１８をセルプレート電極１７上に形成
し、フォトリソグラフィー及びエッチング技術によって
開口部２１内の層間絶縁膜１８とシリコン酸化膜１６′
とを選択的に除去することにより、ビットコンタクト１
９を形成する。そして、気相成長法により層間絶縁膜１
８上にタングステン膜やタングステンポリサイド膜など
を形成し、フォトリソグラフィー及びエッチング技術に
よってパターニングすることにより、パッド多結晶シリ
コン膜１４に接続されたビット線２０を形成する。
【００１８】以上、本発明の実施例について説明した
が、本発明は以上の実施例に限定されることなく、本発
明の技術的思想の範囲内で様々な変更が可能である。例
えば、多結晶シリコン膜９に導入される不純物として、
燐の代わりにアンチモンなどの他の不純物を用いてもよ
い。また、パッド多結晶シリコン膜１４に含まれる砒素
やキャパシタの下部電極１５に含まれる燐などの不純物
は、多結晶シリコン膜９をパターニングしてパッド多結
晶シリコン膜１４及びキャパシタの下部電極１５を形成
した後に導入するようにしてもよい。
が、本発明は以上の実施例に限定されることなく、本発
明の技術的思想の範囲内で様々な変更が可能である。例
えば、多結晶シリコン膜９に導入される不純物として、
燐の代わりにアンチモンなどの他の不純物を用いてもよ
い。また、パッド多結晶シリコン膜１４に含まれる砒素
やキャパシタの下部電極１５に含まれる燐などの不純物
は、多結晶シリコン膜９をパターニングしてパッド多結
晶シリコン膜１４及びキャパシタの下部電極１５を形成
した後に導入するようにしてもよい。
【００１９】
【発明の効果】以上説明したように本発明によれば、コ
ンタクトを行うパッド多結晶シリコン膜に耐酸化性を低
下させる第２の不純物を導入することにより、パッド多
結晶シリコン膜上にのみ厚いシリコン酸化膜を形成する
ことができ、容量絶縁膜の絶縁特性を劣化させることな
く簡単な工程で安定したコンタクトを形成することがで
きる。
ンタクトを行うパッド多結晶シリコン膜に耐酸化性を低
下させる第２の不純物を導入することにより、パッド多
結晶シリコン膜上にのみ厚いシリコン酸化膜を形成する
ことができ、容量絶縁膜の絶縁特性を劣化させることな
く簡単な工程で安定したコンタクトを形成することがで
きる。
【図１】本発明の一実施例による半導体記憶装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】本発明の一実施例による半導体記憶装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】本発明の一実施例による半導体記憶装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
１ Ｐ型半導体基板 ２ 素子分離膜 ３ ゲート絶縁膜 ４ ゲート電極 ５、６ Ｎ型不純物拡散層 ７ 第１層間絶縁膜 ８ ストレージコンタクト ９ 多結晶シリコン膜 １０、１２ フォトレジスト １１ 砒素イオン注入 １３ 燐イオン注入 １４ パッド多結晶シリコン膜 １５ キャパシタ下部電極 １６、１６′ 容量絶縁膜 １７ キャパシタ上部電極 １８ 第２層間絶縁膜 １９ ビットコンタクト ２０ ビット線 ２１ 開口部
Claims (3)
- 【請求項１】 第１導電型半導体基板上にゲート絶縁膜
を介してゲート電極を形成する工程と、 前記ゲート電極により分離された一対の第２導電型不純
物拡散層を形成する工程と、 前記第２導電型不純物拡散層上に多結晶シリコン膜を形
成する工程と、 前記多結晶シリコン膜に選択的に燐を導入するととも
に、前記多結晶シリコン膜に選択的に砒素を導入する工
程と、 前記多結晶シリコン膜をパターニングすることにより、
前記第２導電型不純物拡散層の一方を覆うとともに前記
燐を含む第１の多結晶シリコン膜と、前記第２導電型不
純物拡散層の他方を覆うとともに前記砒素を含む第２の
多結晶シリコン膜とを形成する工程と、 前記第１の多結晶シリコン膜及び前記第２の多結晶シリ
コン膜上に耐酸化性を有する容量絶縁膜を形成する工程
と、 熱酸化により前記第２の多結晶シリコン膜の表面にシリ
コン酸化膜を形成する工程と、 前記容量絶縁膜上にセルプレート電極を形成する工程
と、 前記シリコン酸化膜上の前記セルプレート電極を選択的
にエッチングすることにより、前記セルプレート電極に
開口部を形成する工程と、 前記セルプレート電極上に層間絶縁膜を形成する工程
と、 前記シリコン酸化膜及び前記層間絶縁膜を前記開口部を
通して選択的にエッチングすることによりビットコンタ
クトを形成する工程と、 前記ビットコンタクトを通して前記第２の多結晶シリコ
ン膜と接続されたビット線を前記層間絶縁膜上に形成す
る工程とを備えることを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】 第１導電型半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極により分離された一対の第２導電型不純
物拡散層と、 前記第２導電型不純物拡散層の一方に形成されるととも
に、第１の不純物を含む第１の多結晶シリコン膜と、 前記第２導電型不純物拡散層の他方に形成されるととも
に、耐酸化性を低下させる第２の不純物を含む第２の多
結晶シリコン膜と、 前記第２の多結晶シリコン膜上に形成されたシリコン酸
化膜と、 前記第１の多結晶シリコン膜上に耐酸化性を有する容量
絶縁膜を介して形成されるとともに、前記シリコン酸化
膜上において開口部を有するセルプレート電極と、 前記セルプレート電極上に形成されるとともに、前記開
口部を通して前記第２の多結晶シリコン膜と接続された
導電層とを備えることを特徴とする半導体記憶装置。 - 【請求項３】 前記第１の不純物が燐であり、前記第２
の不純物が砒素であることを特徴とする請求項２に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025958A JPH08204151A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025958A JPH08204151A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204151A true JPH08204151A (ja) | 1996-08-09 |
Family
ID=12180264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025958A Withdrawn JPH08204151A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204151A (ja) |
-
1995
- 1995-01-20 JP JP7025958A patent/JPH08204151A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |