JPH0821838B2 - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH0821838B2 JPH0821838B2 JP2279867A JP27986790A JPH0821838B2 JP H0821838 B2 JPH0821838 B2 JP H0821838B2 JP 2279867 A JP2279867 A JP 2279867A JP 27986790 A JP27986790 A JP 27986790A JP H0821838 B2 JPH0821838 B2 JP H0821838B2
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- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- signal
- terminal
- Prior art date
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- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSからなるシュミット回路を備えている入
出力回路に関するものである。
出力回路に関するものである。
第２図は、入力信号のノイズを除くCMOSからなるシュ
ミット回路を備えた従来の入出力回路の回路図である。
入出力兼用端子１の出力レベルを定める出力信号３は、
出力バッファ回路２へ入力され、その出力は入出力兼用
端子１に与えられる。出力バッファ回路２の制御端子に
は、入出力兼用端子１を入力端子又は出力端子に機能さ
せる切替信号８が与えられる。
ミット回路を備えた従来の入出力回路の回路図である。
入出力兼用端子１の出力レベルを定める出力信号３は、
出力バッファ回路２へ入力され、その出力は入出力兼用
端子１に与えられる。出力バッファ回路２の制御端子に
は、入出力兼用端子１を入力端子又は出力端子に機能さ
せる切替信号８が与えられる。
外部から入出力兼用端子１に与えられた入力信号はCM
OSからなるシュミット回路６へ与えられる。シュミット
回路６は、与えられた入力信号に応じたシュミット出力
信号７を出力する。
OSからなるシュミット回路６へ与えられる。シュミット
回路６は、与えられた入力信号に応じたシュミット出力
信号７を出力する。
次にこの入出力回路の動作を説明する。
ここで、“H"レベルの切替信号８を出力バッファ回路
の制御端子に与えている場合は、出力バッファ回路２が
イネーブル状態になって、入出力兼用端子１は出力端子
として機能する。そのため、出力信号３を出力バッファ
回路２へ入力すると、その出力は出力信号３の論理値に
応じた信号レベルになって入出力兼用端子１に与えられ
る。一方、“L"レベルの切替信号８を与えている場合
は、出力バッファ回路２がディスエーブル状態になり、
入出力兼用端子１は入力端子として機能し、入出力兼用
端子１に外部から与えられた入力信号の信号レベルにな
る。
の制御端子に与えている場合は、出力バッファ回路２が
イネーブル状態になって、入出力兼用端子１は出力端子
として機能する。そのため、出力信号３を出力バッファ
回路２へ入力すると、その出力は出力信号３の論理値に
応じた信号レベルになって入出力兼用端子１に与えられ
る。一方、“L"レベルの切替信号８を与えている場合
は、出力バッファ回路２がディスエーブル状態になり、
入出力兼用端子１は入力端子として機能し、入出力兼用
端子１に外部から与えられた入力信号の信号レベルにな
る。
シュミット回路６は入出力兼用端子１が入出力いずれ
に機能しているときも動作しており、入出力兼用端子１
が“H"レベルのときはシュミット回路６のシュミット出
力信号７は“H"レベルに、また入出力兼用端子１が“L"
レベルのときはシュミット出力信号７は“L"レベルにな
る。このシュミット回路６は入力特性にヒステリシスを
有するが、CMOS回路であってもその入力信号のレベルが
シュミット回路６のスレッショルド電圧に近い場合は貫
通電流が流れる。
に機能しているときも動作しており、入出力兼用端子１
が“H"レベルのときはシュミット回路６のシュミット出
力信号７は“H"レベルに、また入出力兼用端子１が“L"
レベルのときはシュミット出力信号７は“L"レベルにな
る。このシュミット回路６は入力特性にヒステリシスを
有するが、CMOS回路であってもその入力信号のレベルが
シュミット回路６のスレッショルド電圧に近い場合は貫
通電流が流れる。
第３図はシュミット回路６の一例を示す回路図であ
る。入出力端子１に与えられた入力信号９はインバータ
6aに入力され、その出力はインバータ6bへ入力される。
インバータ6bの出力はインバータ6cへ入力され、その出
力は抵抗11を介してインバータ6bへ入力される。インバ
ータ6bからシュミット出力信号７が得られるようになっ
ている。
る。入出力端子１に与えられた入力信号９はインバータ
6aに入力され、その出力はインバータ6bへ入力される。
インバータ6bの出力はインバータ6cへ入力され、その出
力は抵抗11を介してインバータ6bへ入力される。インバ
ータ6bからシュミット出力信号７が得られるようになっ
ている。
このシュミット回路６は、入力信号９のレベルがシュ
ミット回路のスレッショルド電圧に近づくと、前述した
ように貫通電流が流れ、また、インバータ6aの出力レベ
ルとインバータ6cの出力レベルとのレベル差に応じて、
シュミット回路の電源（図示せず）からの電流がインバ
ータ6cとインバータ6aとの間を抵抗11を通って流れる。
ミット回路のスレッショルド電圧に近づくと、前述した
ように貫通電流が流れ、また、インバータ6aの出力レベ
ルとインバータ6cの出力レベルとのレベル差に応じて、
シュミット回路の電源（図示せず）からの電流がインバ
ータ6cとインバータ6aとの間を抵抗11を通って流れる。
前述したように、入出力兼用端子が出力端子として機
能している場合でも、入出力兼用端子のレベルがシュミ
ット回路のスレッショルド電圧に近づくと貫通電流以外
に、シュミット回路内には、インバータを駆動する電源
からの電流が流れて無用の電力を消費するという問題が
ある。
能している場合でも、入出力兼用端子のレベルがシュミ
ット回路のスレッショルド電圧に近づくと貫通電流以外
に、シュミット回路内には、インバータを駆動する電源
からの電流が流れて無用の電力を消費するという問題が
ある。
本発明は斯かる問題に鑑み、出力バッファ回路に、外
部へ出力すべき信号を与える場合には、シュミット回路
に流れる電流の通電期間を大幅に短縮できて省電力化を
図り得る入出力回路を提供することを目的とする。
部へ出力すべき信号を与える場合には、シュミット回路
に流れる電流の通電期間を大幅に短縮できて省電力化を
図り得る入出力回路を提供することを目的とする。
本発明に係る入出力回路は、入出力兼用端子とCMOSか
らなるシュミット回路の入力側との間に第１のスイッチ
を、前記入出力兼用端子と接続している出力バッファ回
路の入力側とシュミット回路の入力側との間に第２のス
イッチを介装しており、前記出力バッファの信号を前記
入出力兼用端子へ出力する場合には、前記第１のスイッ
チをオフ、前記第２のスイッチをオンに、前記入出力兼
用端子の信号を前記シュミット回路へ入力する場合に
は、前記第１のスイッチをオン、前記第２のスイッチを
オフになすべく構成する。
らなるシュミット回路の入力側との間に第１のスイッチ
を、前記入出力兼用端子と接続している出力バッファ回
路の入力側とシュミット回路の入力側との間に第２のス
イッチを介装しており、前記出力バッファの信号を前記
入出力兼用端子へ出力する場合には、前記第１のスイッ
チをオフ、前記第２のスイッチをオンに、前記入出力兼
用端子の信号を前記シュミット回路へ入力する場合に
は、前記第１のスイッチをオン、前記第２のスイッチを
オフになすべく構成する。
外部へ出力すべき信号を出力バッファ回路に与える場
合、第１のスイッチがオフし、第２のスイッチがオンす
る。そして出力バッファ回路に与える信号をシュミット
回路にも与える。出力バッファ回路に与える信号は、そ
の出力端子の負荷の影響を受けないから、シュミット回
路に与えられた信号のレベルは急速に変化する。
合、第１のスイッチがオフし、第２のスイッチがオンす
る。そして出力バッファ回路に与える信号をシュミット
回路にも与える。出力バッファ回路に与える信号は、そ
の出力端子の負荷の影響を受けないから、シュミット回
路に与えられた信号のレベルは急速に変化する。
一方、外部からの信号を入出力兼用端子に与える場
合、第１のスイッチがオンし、第２のスイッチがオフす
る。そして外部からの信号をシュミット回路へ与え、そ
の信号に応じてシュミット回路はスイッチングする。
合、第１のスイッチがオンし、第２のスイッチがオフす
る。そして外部からの信号をシュミット回路へ与え、そ
の信号に応じてシュミット回路はスイッチングする。
これにより出力バッファ回路に、外部へ出力すべき信
号を与える場合には、シュミット回路は高速度でスイッ
チングしシュミット回路内での電力消費が大幅に減少す
る。
号を与える場合には、シュミット回路は高速度でスイッ
チングしシュミット回路内での電力消費が大幅に減少す
る。
以下、本発明をその実施例を示す図面により詳述す
る。第１図は本発明に係る入出力回路の回路図である。
外部へ出力すべき信号３は出力バッファ回路２を介して
入出力兼用端子１へ与えられる。入出力兼用端子１に外
部から与えられた信号は、ローアクティブの第１のアナ
ログスイッチ４を介してCMOSからなるシュミット回路６
及び第１のアナログスイッチ４と第２のアナログスイッ
チ５とを介して出力バッファ回路２へ与えられている。
シュミット回路６はそれに与えられた入力信号のノイズ
が影響していないシュミット出力信号７を出力する。出
力バッファ回路２、第１のアナログスイッチ４及び第２
のアナログスイッチ５には、出力バッファ回路２を入力
又は出力に切替える切替信号８が与えられる。
る。第１図は本発明に係る入出力回路の回路図である。
外部へ出力すべき信号３は出力バッファ回路２を介して
入出力兼用端子１へ与えられる。入出力兼用端子１に外
部から与えられた信号は、ローアクティブの第１のアナ
ログスイッチ４を介してCMOSからなるシュミット回路６
及び第１のアナログスイッチ４と第２のアナログスイッ
チ５とを介して出力バッファ回路２へ与えられている。
シュミット回路６はそれに与えられた入力信号のノイズ
が影響していないシュミット出力信号７を出力する。出
力バッファ回路２、第１のアナログスイッチ４及び第２
のアナログスイッチ５には、出力バッファ回路２を入力
又は出力に切替える切替信号８が与えられる。
次にこのように構成した入出力回路の動作を説明す
る。いま、切替信号８が“H"レベルである場合は、出力
バッファ回路２はイネーブル状態になって、入出力兼用
端子１が出力端子として機能し、出力信号３の論理値に
応じたレベルが出力バッファ回路２から出力されて入出
力兼用端子１に与えられる。また、第２のアナログスイ
ッチ５がオンし、第１のアナログスイッチ４がオフし
て、出力信号３がそのままシュミット回路６へ入力され
る。この出力信号３は、入出力兼用端子１に接続される
図示しない外部負荷の影響をうけず急速にレベル変化す
る。そしてシュミット回路６の入力信号９が“L"レベル
のときシュミット回路６のシュミット出力信号７は“L"
レベルに、また“H"レベルのときはシュミット出力信号
７は“H"レベルになる。そして、シュミット回路６の入
力信号９のレベル変化は、前述したように、入出力兼用
端子１の入力信号のレベル変化より急速に変化し、しか
もノイズが少ないものが得られるので、シュミット回路
６は高速度にスイッチング動作して消費電流が大幅に減
少することになる。
る。いま、切替信号８が“H"レベルである場合は、出力
バッファ回路２はイネーブル状態になって、入出力兼用
端子１が出力端子として機能し、出力信号３の論理値に
応じたレベルが出力バッファ回路２から出力されて入出
力兼用端子１に与えられる。また、第２のアナログスイ
ッチ５がオンし、第１のアナログスイッチ４がオフし
て、出力信号３がそのままシュミット回路６へ入力され
る。この出力信号３は、入出力兼用端子１に接続される
図示しない外部負荷の影響をうけず急速にレベル変化す
る。そしてシュミット回路６の入力信号９が“L"レベル
のときシュミット回路６のシュミット出力信号７は“L"
レベルに、また“H"レベルのときはシュミット出力信号
７は“H"レベルになる。そして、シュミット回路６の入
力信号９のレベル変化は、前述したように、入出力兼用
端子１の入力信号のレベル変化より急速に変化し、しか
もノイズが少ないものが得られるので、シュミット回路
６は高速度にスイッチング動作して消費電流が大幅に減
少することになる。
一方、切替信号８が“L"レベルのときは、出力バッフ
ァ回路２はディスエーブル状態になって、入出力兼用端
子１は入力端子として機能し、第１のアナログスイッチ
４がオンし、第２のアナログスイッチ５がオフして、シ
ュミット回路６には、入出力兼用端子１に外部から与え
られた入力信号がそのまま与えられる。したがって入出
力兼用端子１に“H"レベルの入力信号が与えられると、
シュミット出力信号７は“H"レベルに、入出力兼用端子
１に“L"レベルの入力信号が与えられるとシュミット出
力信号７は“L"レベルになる。そして与えられた信号に
応じたシュミット出力信号７を出力することになる。
ァ回路２はディスエーブル状態になって、入出力兼用端
子１は入力端子として機能し、第１のアナログスイッチ
４がオンし、第２のアナログスイッチ５がオフして、シ
ュミット回路６には、入出力兼用端子１に外部から与え
られた入力信号がそのまま与えられる。したがって入出
力兼用端子１に“H"レベルの入力信号が与えられると、
シュミット出力信号７は“H"レベルに、入出力兼用端子
１に“L"レベルの入力信号が与えられるとシュミット出
力信号７は“L"レベルになる。そして与えられた信号に
応じたシュミット出力信号７を出力することになる。
なお、本実施例では、出力バッファ回路２は、CMOSと
したが、一方のチャネル出力であってもよい。また入出
力兼用端子１には、プルアップ抵抗またはプルダウン抵
抗が接続されていてもよい。また本実施例ではアナログ
スイッチを用いたがそれに限定するものではない。
したが、一方のチャネル出力であってもよい。また入出
力兼用端子１には、プルアップ抵抗またはプルダウン抵
抗が接続されていてもよい。また本実施例ではアナログ
スイッチを用いたがそれに限定するものではない。
〔発明の効果〕 以上詳述したように本発明は、入出力回路に設けたCM
OSからなるシュミット回路の入力側と入出力端子との間
に第１のスイッチを、シュミット回路の入力側と出力バ
ッファ回路の入力側との間に第２のスイッチを夫々設け
て、出力バッファ回路に外部へ出力すべき信号を第１の
スイッチをオフに、第２のスイッチをオンにして、その
信号をシュミット回路に与える構成にしたので、その場
合のシュミット回路のスイッチング動作を高速度になし
得て、シュミット回路の電源から電流が流れる期間を大
幅に短縮できる。したがって、無用の消費電力を大幅に
低減することができ省電力型の入出力回路を提供できる
優れた効果を奏する。
OSからなるシュミット回路の入力側と入出力端子との間
に第１のスイッチを、シュミット回路の入力側と出力バ
ッファ回路の入力側との間に第２のスイッチを夫々設け
て、出力バッファ回路に外部へ出力すべき信号を第１の
スイッチをオフに、第２のスイッチをオンにして、その
信号をシュミット回路に与える構成にしたので、その場
合のシュミット回路のスイッチング動作を高速度になし
得て、シュミット回路の電源から電流が流れる期間を大
幅に短縮できる。したがって、無用の消費電力を大幅に
低減することができ省電力型の入出力回路を提供できる
優れた効果を奏する。
第１図は本発明に係る入出力回路の回路図、第２図は従
来の入出力回路の回路図、第３図はシュミット回路の一
例を示す回路図である。 １……入出力兼用端子、２……出力バッファ回路、４…
…第１のアナログスイッチ、５……第２のアナログスイ
ッチ、６……シュミット回路、８……切替信号 なお、図中、同一符号は同一、又は相当部分を示す。
来の入出力回路の回路図、第３図はシュミット回路の一
例を示す回路図である。 １……入出力兼用端子、２……出力バッファ回路、４…
…第１のアナログスイッチ、５……第２のアナログスイ
ッチ、６……シュミット回路、８……切替信号 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】入出力兼用端子を出力バッファ回路と入力
信号用のCMOSからなるシュミット回路とに接続してある
入出力回路において、 前記入出力兼用端子と前記シュミット回路の入力側との
間に第１のスイッチを、出力バッファ回路の入力側と前
記シュミット回路の入力側との間に第２のスイッチを介
装しており、前記出力バッファの信号を前記入出力兼用
端子へ出力する場合には、前記第１のスイッチをオフ、
前記第２のスイッチをオンに、前記入出力兼用端子の信
号を前記シュミット回路へ入力する場合には、前記第１
のスイッチをオン、前記第２のスイッチをオフになすべ
く構成してあることを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279867A JPH0821838B2 (ja) | 1990-10-17 | 1990-10-17 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279867A JPH0821838B2 (ja) | 1990-10-17 | 1990-10-17 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154206A JPH04154206A (ja) | 1992-05-27 |
| JPH0821838B2 true JPH0821838B2 (ja) | 1996-03-04 |
Family
ID=17617053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279867A Expired - Lifetime JPH0821838B2 (ja) | 1990-10-17 | 1990-10-17 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821838B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
-
1990
- 1990-10-17 JP JP2279867A patent/JPH0821838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04154206A (ja) | 1992-05-27 |
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