JPH08236780A - 製 品 - Google Patents
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- JPH08236780A JPH08236780A JP34299895A JP34299895A JPH08236780A JP H08236780 A JPH08236780 A JP H08236780A JP 34299895 A JP34299895 A JP 34299895A JP 34299895 A JP34299895 A JP 34299895A JP H08236780 A JPH08236780 A JP H08236780A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/104—Materials and properties semiconductor poly-Si
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 多重ゲートＴＦＴのような、多重ゲート構造
の配置の自由度を高めること。 【解決手段】 この技術は、基板ならびに基板表面に形
成される回路を具備する製品で実施できる。基板は、第
一および第二結合点に延びる第一の線を具備でき、第一
および第二結合点にて、第一の線は他の素子と電気的に
結合する。第一の線は、半導体材料を含む回路の層にあ
る。別の層にある第二の線は、ゲート信号を受信するよ
うに結合できる。第二の線は、複数個のチャネル域にて
第一の線と交差し、交差域の各々において、第一の線は
チャネルを具備している。チャネルは、第一および第二
結合点の間で直列である。第二の線は導電性があり、ゲ
ート信号を全部のチャネル域に伝える。第一の線は、第
一および第二結合点のあいだの第一の線の導電性が、第
二の線によってチャネル域に伝えられるゲート信号によ
って制御されるように位置決めされた、電荷キャリヤソ
ースとデスティネーションを具備する。
の配置の自由度を高めること。 【解決手段】 この技術は、基板ならびに基板表面に形
成される回路を具備する製品で実施できる。基板は、第
一および第二結合点に延びる第一の線を具備でき、第一
および第二結合点にて、第一の線は他の素子と電気的に
結合する。第一の線は、半導体材料を含む回路の層にあ
る。別の層にある第二の線は、ゲート信号を受信するよ
うに結合できる。第二の線は、複数個のチャネル域にて
第一の線と交差し、交差域の各々において、第一の線は
チャネルを具備している。チャネルは、第一および第二
結合点の間で直列である。第二の線は導電性があり、ゲ
ート信号を全部のチャネル域に伝える。第一の線は、第
一および第二結合点のあいだの第一の線の導電性が、第
二の線によってチャネル域に伝えられるゲート信号によ
って制御されるように位置決めされた、電荷キャリヤソ
ースとデスティネーションを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に形成され
る回路に関するものである。更に具体的に述べると、本
発明は半導体線の導電性を制御するゲート線に関するも
のである。
る回路に関するものである。更に具体的に述べると、本
発明は半導体線の導電性を制御するゲート線に関するも
のである。
【０００２】
【従来の技術】ルイス，Ａ．ならびにウー，イー−Ｗ．
著「アクティブマトリックス液晶ディスプレイのための
多結晶シリコンＴＦＴ（Ｐｏｌｙｓｉｌｉｃｏｎ ＴＦ
Ｔ ｆｏｒ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ）」ＩＥＩＣＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ，Ｖｏｌ．Ｊ７６−ＣＩ
Ｉ，Ｎｏ．５，１９９３年５月、ｐｐ．２１１−２２６
には、多結晶シリコン（多結晶Ｓｉ）薄膜トランジスタ
（ＴＦＴ）の制作とならびに多結晶Ｓｉアクティブマト
リックス液晶ディスプレイ（ＡＭＬＣＤ）画素デザイン
について説明がなされている。
著「アクティブマトリックス液晶ディスプレイのための
多結晶シリコンＴＦＴ（Ｐｏｌｙｓｉｌｉｃｏｎ ＴＦ
Ｔ ｆｏｒ Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ）」ＩＥＩＣＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ，Ｖｏｌ．Ｊ７６−ＣＩ
Ｉ，Ｎｏ．５，１９９３年５月、ｐｐ．２１１−２２６
には、多結晶シリコン（多結晶Ｓｉ）薄膜トランジスタ
（ＴＦＴ）の制作とならびに多結晶Ｓｉアクティブマト
リックス液晶ディスプレイ（ＡＭＬＣＤ）画素デザイン
について説明がなされている。
【０００３】ウー，イー−Ｗ．著「高精細度ディスプレ
イとＴＦＴ−ＬＣＤの技術動向（Ｈｉｇｈ−ｄｅｆｉｎ
ｉｔｉｏｎ ｄｉｓｐｌａｙｓ ａｎｄ ｔｒｅｎｄｓ
ｉｎ ＴＦＴ−ＬＣＤｓ）」 Ｊｏｕｒｎａｌ ｏｆ
ｔｈｅ ＳＩＤ，Ｖｏｌ．２， Ｎｏ．１，１９９
４，ｐｐ．１−１４には、ＴＦＴ付きＡＭＬＣＤに焦点
をあてながら種々の液晶ディスプレイ（ＬＣＤ）が説明
されている。
イとＴＦＴ−ＬＣＤの技術動向（Ｈｉｇｈ−ｄｅｆｉｎ
ｉｔｉｏｎ ｄｉｓｐｌａｙｓ ａｎｄ ｔｒｅｎｄｓ
ｉｎ ＴＦＴ−ＬＣＤｓ）」 Ｊｏｕｒｎａｌ ｏｆ
ｔｈｅ ＳＩＤ，Ｖｏｌ．２， Ｎｏ．１，１９９
４，ｐｐ．１−１４には、ＴＦＴ付きＡＭＬＣＤに焦点
をあてながら種々の液晶ディスプレイ（ＬＣＤ）が説明
されている。
【０００４】本発明は、多重ゲートＴＦＴのような、多
重ゲート構造の配置計画の問題に対処するものである。
前述の通り、多重ゲートＴＦＴは、薄膜構造のリーク電
流を減らすのに有用である。従来の技術の中には、各々
がゲート信号を供給する軸方向線から横方向に延びる別
個の線を、各ゲートごとに提供することによって、多重
ゲートの配置計画の問題を解決するものもある。他の従
来技術は、多重チャネルにて曲がり半導体線と交差する
ゲート信号線を提供する。
重ゲート構造の配置計画の問題に対処するものである。
前述の通り、多重ゲートＴＦＴは、薄膜構造のリーク電
流を減らすのに有用である。従来の技術の中には、各々
がゲート信号を供給する軸方向線から横方向に延びる別
個の線を、各ゲートごとに提供することによって、多重
ゲートの配置計画の問題を解決するものもある。他の従
来技術は、多重チャネルにて曲がり半導体線と交差する
ゲート信号線を提供する。
【０００５】本発明は、直列な複数のチャネルと交差す
るゲート線を提供することによって、多重ゲートの配置
計画問題を解決する技術の発見に基づくものである。そ
の結果、多重ゲート構造に、ゲート信号を供給する線か
ら横方向に延びる一本のゲート線だけが設けられる。従
って、この技術によって種々の多重ゲート配置計画がで
き、そのうちのいくつかは、特に、ＡＭＬＣＤ、アクテ
ィブマトリックスセンサまたはエミッタ、液晶ライトバ
ルブ（ＬＣＬＶ）用のようなアレイの配置計画に有用で
ある。
るゲート線を提供することによって、多重ゲートの配置
計画問題を解決する技術の発見に基づくものである。そ
の結果、多重ゲート構造に、ゲート信号を供給する線か
ら横方向に延びる一本のゲート線だけが設けられる。従
って、この技術によって種々の多重ゲート配置計画がで
き、そのうちのいくつかは、特に、ＡＭＬＣＤ、アクテ
ィブマトリックスセンサまたはエミッタ、液晶ライトバ
ルブ（ＬＣＬＶ）用のようなアレイの配置計画に有用で
ある。
【０００６】この技術は、基板ならびに基板表面に形成
される回路を具備する製品で実施できる。基板は、第一
および第二結合点に延びる第一の線を具備でき、第一お
よび第二結合点にて、第一の線は他の素子と電気的に結
合する。第一の線は、半導体材料を含む回路の層にあ
る。別の層にある第二の線は、ゲート信号を受信するよ
うに結合できる。第二の線は、複数個のチャネル域にて
第一の線と交差し、交差域の各々において、第一の線は
チャネルを具備している。チャネルは、第一および第二
結合点の間で直列である。第二の線は導電性があり、ゲ
ート信号を全部のチャネル域に伝える。第一の線は、第
一および第二結合点のあいだの第一の線の導電性が、第
二の線によってチャネル域に伝えられるゲート信号によ
って制御されるように位置決めされた、電荷キャリヤソ
ースとデスティネーションを具備する。
される回路を具備する製品で実施できる。基板は、第一
および第二結合点に延びる第一の線を具備でき、第一お
よび第二結合点にて、第一の線は他の素子と電気的に結
合する。第一の線は、半導体材料を含む回路の層にあ
る。別の層にある第二の線は、ゲート信号を受信するよ
うに結合できる。第二の線は、複数個のチャネル域にて
第一の線と交差し、交差域の各々において、第一の線は
チャネルを具備している。チャネルは、第一および第二
結合点の間で直列である。第二の線は導電性があり、ゲ
ート信号を全部のチャネル域に伝える。第一の線は、第
一および第二結合点のあいだの第一の線の導電性が、第
二の線によってチャネル域に伝えられるゲート信号によ
って制御されるように位置決めされた、電荷キャリヤソ
ースとデスティネーションを具備する。
【０００７】基板は絶縁基板にすることが可能であり、
また、回路は薄膜回路にすることが可能である。第二の
線は、多結晶シリコンのような半導体材料を含む層に入
れることが可能で、ゲート信号を供給する導電金属線に
電気的に結合される端部を有する。あるいは、第二の線
は、第二の線が同層の導電金属線からゲート信号を受信
するように結合された状態で、導電金属を含む層に入れ
ることができる。第一の線は、チャネル域内をごく薄く
ドーピングし、その他の場所をずっと濃くドーピングし
た、多結晶シリコンを含むことができる。絶縁層によ
り、チャネル域の第一ならびに第二の線を隔離できる。
また、回路は薄膜回路にすることが可能である。第二の
線は、多結晶シリコンのような半導体材料を含む層に入
れることが可能で、ゲート信号を供給する導電金属線に
電気的に結合される端部を有する。あるいは、第二の線
は、第二の線が同層の導電金属線からゲート信号を受信
するように結合された状態で、導電金属を含む層に入れ
ることができる。第一の線は、チャネル域内をごく薄く
ドーピングし、その他の場所をずっと濃くドーピングし
た、多結晶シリコンを含むことができる。絶縁層によ
り、チャネル域の第一ならびに第二の線を隔離できる。
【０００８】チャネル域は、実質的に大きさと形状を同
じにできる。第一の線は、第一チャネル域から第一方向
と、第二チャネル域から第二垂直方向とに延びることが
できる。逆に、第二の線は、第一チャネル域から第二方
向と、第二チャネル域から第一方向に延びることができ
る。各々の線は、チャネル域間で約９０°の角度を具備
できる。
じにできる。第一の線は、第一チャネル域から第一方向
と、第二チャネル域から第二垂直方向とに延びることが
できる。逆に、第二の線は、第一チャネル域から第二方
向と、第二チャネル域から第一方向に延びることができ
る。各々の線は、チャネル域間で約９０°の角度を具備
できる。
【０００９】この技術は、アレイにも実施できる。二次
元（２Ｄ）アレイは、例えば、前述のウーの記事の図３
に記載されているように、直交方向に延びる二セットの
導線を具備することができる。一方の方向に延びる各線
がアレイの行に信号を供給でき、他方の方向に延びる各
線がアレイの列に信号を供給できる。
元（２Ｄ）アレイは、例えば、前述のウーの記事の図３
に記載されているように、直交方向に延びる二セットの
導線を具備することができる。一方の方向に延びる各線
がアレイの行に信号を供給でき、他方の方向に延びる各
線がアレイの列に信号を供給できる。
【００１０】従来、２Ｄアレイの各々の列−行位置は、
「セル」とも呼ばれる回路を含んでいる。この回路は、
セルの列と行の組み合わせに線上の信号を供給する。例
示的に「データ線」を呼ばれる一方の平行線セットを介
し、各セルはセルの状態を決定または指示する信号を受
信または供給する。例示的に「スキャン線」と呼ばれる
他方の平行線セットを介し、各セルは、セルがそのデー
タ線と、いつ信号をやりとりするかを決定する信号を受
信する。本明細書中で「セル領域」を呼ばれる、データ
線とスキャン線によって制限された各セルの領域は、ア
レイ外部のソースと信号をやりとりするトランスジュー
サとして利用できる。従来、各セルの回路は半導体のチ
ャネルを含んでおり、従来、チャネルの導電性は、トラ
ンジスタのゲートと類似しているために「ゲート信号」
とも呼ばれるスキャン信号により、制御されていた。
「セル」とも呼ばれる回路を含んでいる。この回路は、
セルの列と行の組み合わせに線上の信号を供給する。例
示的に「データ線」を呼ばれる一方の平行線セットを介
し、各セルはセルの状態を決定または指示する信号を受
信または供給する。例示的に「スキャン線」と呼ばれる
他方の平行線セットを介し、各セルは、セルがそのデー
タ線と、いつ信号をやりとりするかを決定する信号を受
信する。本明細書中で「セル領域」を呼ばれる、データ
線とスキャン線によって制限された各セルの領域は、ア
レイ外部のソースと信号をやりとりするトランスジュー
サとして利用できる。従来、各セルの回路は半導体のチ
ャネルを含んでおり、従来、チャネルの導電性は、トラ
ンジスタのゲートと類似しているために「ゲート信号」
とも呼ばれるスキャン信号により、制御されていた。
【００１１】
【課題を解決するための手段】この技術は、基板ならび
に基板表面に形成されたアレイ回路を具備するアレイに
施すことができる。アレイ回路は、おおよそ第一方向に
延びるＭ本のスキャン線と、おおよそ第一以外の第二方
向に延びるＮ本のデータ線を具備する。アレイ回路は、
Ｍの１〜ｍの各値と、Ｎの１〜ｎの各値について、ｍ番
目のスキャン線とｎ番目のデータ線が交差する交差域を
含む。
に基板表面に形成されたアレイ回路を具備するアレイに
施すことができる。アレイ回路は、おおよそ第一方向に
延びるＭ本のスキャン線と、おおよそ第一以外の第二方
向に延びるＮ本のデータ線を具備する。アレイ回路は、
Ｍの１〜ｍの各値と、Ｎの１〜ｎの各値について、ｍ番
目のスキャン線とｎ番目のデータ線が交差する交差域を
含む。
【００１２】少なくとも一個の交差域のセル回路は、ｎ
番目のデータ線から信号を受けとったり供給したりする
ためのデータ用リードを有する素子を具備している。セ
ル回路は、前述のように第一の線と第二の線も具備して
いる。第一の線は、第一結合点にてｎ番目のデータ線
へ、第二結合点にて素子のデータ用リードへ、電気的に
結合されている。第二の線は、ｍ番目のスキャン線から
ゲート信号を受信するように結合されている。
番目のデータ線から信号を受けとったり供給したりする
ためのデータ用リードを有する素子を具備している。セ
ル回路は、前述のように第一の線と第二の線も具備して
いる。第一の線は、第一結合点にてｎ番目のデータ線
へ、第二結合点にて素子のデータ用リードへ、電気的に
結合されている。第二の線は、ｍ番目のスキャン線から
ゲート信号を受信するように結合されている。
【００１３】チャネル域は、ｎ番目のデータ線の縁部間
に収めることが出来るので、第一の線は、ｎ番目のデー
タ線と基板の間に設けることができる。更に、実質的に
第二の線のすべてをｎ番目のデータ線の縁部間に収める
ことができるので、第二の線は、交差域でｍ番目のスキ
ャン線に結合できる。
に収めることが出来るので、第一の線は、ｎ番目のデー
タ線と基板の間に設けることができる。更に、実質的に
第二の線のすべてをｎ番目のデータ線の縁部間に収める
ことができるので、第二の線は、交差域でｍ番目のスキ
ャン線に結合できる。
【００１４】この技術は、更にディスプレイにおいても
実施できる。各々のセルの回路の素子は、データ用リー
ドに結合された光透過性セル電極を、セル領域に具備で
きる。ディスプレイは、ｎ番目のデータ線からセル電極
が受信するデータ信号が液晶材料の光透過性を制御する
ように、セル電極方向に配置された液晶材料を具備でき
る。前述のように、データ信号は、第二の線によってチ
ャネル域に伝えられるｍ番目のスキャン線からのゲート
信号の制御下で、第一の線を介してｎ番目のデータ線か
ら受信できる。
実施できる。各々のセルの回路の素子は、データ用リー
ドに結合された光透過性セル電極を、セル領域に具備で
きる。ディスプレイは、ｎ番目のデータ線からセル電極
が受信するデータ信号が液晶材料の光透過性を制御する
ように、セル電極方向に配置された液晶材料を具備でき
る。前述のように、データ信号は、第二の線によってチ
ャネル域に伝えられるｍ番目のスキャン線からのゲート
信号の制御下で、第一の線を介してｎ番目のデータ線か
ら受信できる。
【００１５】前述の技術は、多重ゲート構造のレイアウ
トの極小化を可能にするので、好都合である。前述の通
り、構造は、アレイのデータ線の下に配置できる。従っ
て、各セルの多重ゲート構造は、いずれかセルの領域を
占有する必要が無いので、当該技術は、ディスプレイ、
ライトバルブ、センサのような、光透過形、感知形、ま
たは放出形の装置に特に好都合である。また、チャネル
を具備する各セルの半導体線を、セルのスキャン線の下
に延ばす必要がないので、スキャン線の下の全領域をコ
ンデンサとして利用できる。更に、チャネルを具備する
半導体線は、データ線によって、極めて効果的に遮光さ
れる。
トの極小化を可能にするので、好都合である。前述の通
り、構造は、アレイのデータ線の下に配置できる。従っ
て、各セルの多重ゲート構造は、いずれかセルの領域を
占有する必要が無いので、当該技術は、ディスプレイ、
ライトバルブ、センサのような、光透過形、感知形、ま
たは放出形の装置に特に好都合である。また、チャネル
を具備する各セルの半導体線を、セルのスキャン線の下
に延ばす必要がないので、スキャン線の下の全領域をコ
ンデンサとして利用できる。更に、チャネルを具備する
半導体線は、データ線によって、極めて効果的に遮光さ
れる。
【００１６】
【発明実施の形態】図１は、先行技術のセル回路を示す
概略配置計画図であり、金属または多結晶シリコンのス
キャン線は、半導体線のチャネルと交差して横方向に延
びるゲート線を有している。図２は、先行技術のセル回
路を示す概略配置計画図であり、金属または多結晶シリ
コンのスキャン線は、曲がった半導体線のチャネルと交
差している。図３は、半導体線の二本のチャネルの導電
性を制御する一本のゲート線を備えたセル回路を示す概
略配置計画図である。図４は、図３の線Ａ−Ａについて
の概略断面図である。図５は、図３の線Ｂ−Ｂについて
の概略断面図である。図６は、図３の構成に対する代替
構成の概略配置計画図である。図７は、別の代替構成の
概略配置計画図である。図８は、図３のそれのようなセ
ル回路付きアレイの概略配置計画図である。図９は、セ
ルの回路の半導体層を示す概略配置計画図である。図１
０は、図９の線ａ−ａについての概略断面図である。図
１１は、図９の線ｂ−ｂについての概略断面図である。
図１２は、図９の線ｃ−ｃについての概略断面図であ
る。図１３は、図９の線ｄ−ｄについての概略断面図で
ある。図１４は、図９のようにセル回路を生成する工程
を示すフローチャートである。図１５は、図１４に記載
されているように生成されたアレイを具備するディスプ
レイの断面図である。
概略配置計画図であり、金属または多結晶シリコンのス
キャン線は、半導体線のチャネルと交差して横方向に延
びるゲート線を有している。図２は、先行技術のセル回
路を示す概略配置計画図であり、金属または多結晶シリ
コンのスキャン線は、曲がった半導体線のチャネルと交
差している。図３は、半導体線の二本のチャネルの導電
性を制御する一本のゲート線を備えたセル回路を示す概
略配置計画図である。図４は、図３の線Ａ−Ａについて
の概略断面図である。図５は、図３の線Ｂ−Ｂについて
の概略断面図である。図６は、図３の構成に対する代替
構成の概略配置計画図である。図７は、別の代替構成の
概略配置計画図である。図８は、図３のそれのようなセ
ル回路付きアレイの概略配置計画図である。図９は、セ
ルの回路の半導体層を示す概略配置計画図である。図１
０は、図９の線ａ−ａについての概略断面図である。図
１１は、図９の線ｂ−ｂについての概略断面図である。
図１２は、図９の線ｃ−ｃについての概略断面図であ
る。図１３は、図９の線ｄ−ｄについての概略断面図で
ある。図１４は、図９のようにセル回路を生成する工程
を示すフローチャートである。図１５は、図１４に記載
されているように生成されたアレイを具備するディスプ
レイの断面図である。
【００１７】図１と図２は、従来のセル回路の配置計画
図である。図１では、スキャン線は、半導体線のチャネ
ルと交差して横方向に延びるゲート線を有する。図２で
は、スキャン線は、曲がった半導体線のチャネルと交差
している。
図である。図１では、スキャン線は、半導体線のチャネ
ルと交差して横方向に延びるゲート線を有する。図２で
は、スキャン線は、曲がった半導体線のチャネルと交差
している。
【００１８】図１の回路１０は、説明のため、Ｍ本のス
キャン線とＮ本のデータ線を具備するアレイからのもの
である。ｍ番目のスキャン線１２とｎ番目のデータ線１
４は、交差域１６で交差している。ｍ番目のスキャン線
１２とｎ番目のデータ線１４とに結合されたセル回路
は、ｎ番目のデータ線１４への接続部２２を備えた半導
体線２０を具備する。
キャン線とＮ本のデータ線を具備するアレイからのもの
である。ｍ番目のスキャン線１２とｎ番目のデータ線１
４は、交差域１６で交差している。ｍ番目のスキャン線
１２とｎ番目のデータ線１４とに結合されたセル回路
は、ｎ番目のデータ線１４への接続部２２を備えた半導
体線２０を具備する。
【００１９】ゲート線２４と２６は、ｍ番目のスキャン
線１２から横方向に延びており、半導体線２０のチャネ
ル３０と３２に交差している。その結果、ｍ番目のスキ
ャン線１２のゲート信号がチャネル３０と３２の導電性
を制御し、半導体線２０が、ｎ番目のデータ線１４から
セル回路の素子のデータ用リードへ、あるいは、データ
用リードからｎ番目のデータ線１４へ、信号を供給でき
る。
線１２から横方向に延びており、半導体線２０のチャネ
ル３０と３２に交差している。その結果、ｍ番目のスキ
ャン線１２のゲート信号がチャネル３０と３２の導電性
を制御し、半導体線２０が、ｎ番目のデータ線１４から
セル回路の素子のデータ用リードへ、あるいは、データ
用リードからｎ番目のデータ線１４へ、信号を供給でき
る。
【００２０】図２の回路４０は、説明のため、図１と同
様なアレイからのものであり、ｍ番目のスキャン線４２
とｎ番目のデータ線４４は、交差域４６で交差してい
る。ｍ番目のスキャン線４２とｎ番目のデータ線４４と
に結合されたセル回路は、ｎ番目のデータ線４４への接
続部５２を備えた、曲がった半導体線５０を具備する。
様なアレイからのものであり、ｍ番目のスキャン線４２
とｎ番目のデータ線４４は、交差域４６で交差してい
る。ｍ番目のスキャン線４２とｎ番目のデータ線４４と
に結合されたセル回路は、ｎ番目のデータ線４４への接
続部５２を備えた、曲がった半導体線５０を具備する。
【００２１】半導体線５０の曲がり形状のため、ｍ番目
のスキャン線４２は、チャネル５４と５６に交わる。そ
の結果、ｍ番目のスキャン線４２のゲート信号がチャネ
ル５４と５６の導電性を制御し、半導体線５０が、ｎ番
目のデータ線４４からセル回路の素子のデータ用リード
へ、あるいは、データ用リードからｎ番目のデータ線１
４へ、信号を供給できる。
のスキャン線４２は、チャネル５４と５６に交わる。そ
の結果、ｍ番目のスキャン線４２のゲート信号がチャネ
ル５４と５６の導電性を制御し、半導体線５０が、ｎ番
目のデータ線４４からセル回路の素子のデータ用リード
へ、あるいは、データ用リードからｎ番目のデータ線１
４へ、信号を供給できる。
【００２２】図３−図８は、本発明の一般的特徴を示
す。図３は配置計画図を示すが、この配置計画図では、
第一および第二結合点間に半導体線が延び、また、二本
のチャネルで半導体線と交差する導線により、半導体線
の導電性を制御するゲート信号を供給する。図４と図５
は、図３の断面図を示す。図６と図７の各々は、図３の
通りだが、異なる構成を備えた半導体線ならびに導線を
示す。図８は、セル回路が図３のような配置に含んでい
る、Ｍ×Ｎアレイを概略的に示す。
す。図３は配置計画図を示すが、この配置計画図では、
第一および第二結合点間に半導体線が延び、また、二本
のチャネルで半導体線と交差する導線により、半導体線
の導電性を制御するゲート信号を供給する。図４と図５
は、図３の断面図を示す。図６と図７の各々は、図３の
通りだが、異なる構成を備えた半導体線ならびに導線を
示す。図８は、セル回路が図３のような配置に含んでい
る、Ｍ×Ｎアレイを概略的に示す。
【００２３】図３の線７０は第一および第二結合点の間
に延びており、線７０は第一および第二結合点にて他の
素子と電気的に結合される。線７０は、半導体材料を含
む回路の層にある。
に延びており、線７０は第一および第二結合点にて他の
素子と電気的に結合される。線７０は、半導体材料を含
む回路の層にある。
【００２４】線７２は、別の回路の層にあり、ゲート信
号を受信するように結合されている。線７２はチャネル
８０と８２で線７０と交差しており、各線が９０°とい
う角度を含んでいるため、チャネル間では各線はＬ字形
となる。従って、図３の特徴的構成は「交差Ｌ」と呼ぶ
ことができる。
号を受信するように結合されている。線７２はチャネル
８０と８２で線７０と交差しており、各線が９０°とい
う角度を含んでいるため、チャネル間では各線はＬ字形
となる。従って、図３の特徴的構成は「交差Ｌ」と呼ぶ
ことができる。
【００２５】図４は、図３の線Ａ−Ａについての断面図
である。図示の通り、基板９０は、回路９４が形成され
ている表面９２を有する。回路９４は、半導体線７０の
下に一層または複数層を具備しても、半導体線７０と半
導体線７２の間に絶縁層のような一層または複数層を具
備しても差し支えない。導線７２は、ゲート信号をチャ
ネル域９６へ信号を伝える。回路９４は、導線７２に重
なる一つまたは複数の層を含むこともある。
である。図示の通り、基板９０は、回路９４が形成され
ている表面９２を有する。回路９４は、半導体線７０の
下に一層または複数層を具備しても、半導体線７０と半
導体線７２の間に絶縁層のような一層または複数層を具
備しても差し支えない。導線７２は、ゲート信号をチャ
ネル域９６へ信号を伝える。回路９４は、導線７２に重
なる一つまたは複数の層を含むこともある。
【００２６】図５は、図３の線Ｂ−Ｂについての断面図
である。図示の通り、半導体線７２は、チャネル域９６
のチャネル８２を具備する。チャネル８２は、低濃度の
電荷キャリヤソースとデスティネーションがであること
を示すＰ-で示されているように、ドーピングされてい
ないか、ごく薄くドーピングされるようにできる。対照
的に、チャネルリード１００と１０２は、高濃度の電荷
キャリヤソースとデスティネーションであることを示す
Ｐ+で示されているように、濃くドーピングされてい
る。
である。図示の通り、半導体線７２は、チャネル域９６
のチャネル８２を具備する。チャネル８２は、低濃度の
電荷キャリヤソースとデスティネーションがであること
を示すＰ-で示されているように、ドーピングされてい
ないか、ごく薄くドーピングされるようにできる。対照
的に、チャネルリード１００と１０２は、高濃度の電荷
キャリヤソースとデスティネーションであることを示す
Ｐ+で示されているように、濃くドーピングされてい
る。
【００２７】チャネル８０も、図４と図５のそれらのよ
うな断面図を有する。従って、図５に図示されるように
線７０に電荷キャリヤソースとデスティネーションを配
置したことにより、線７２によって各チャネル域に伝え
られるゲート信号が、第一および第二結合点間の線７０
の導電性を制御する。
うな断面図を有する。従って、図５に図示されるように
線７０に電荷キャリヤソースとデスティネーションを配
置したことにより、線７２によって各チャネル域に伝え
られるゲート信号が、第一および第二結合点間の線７０
の導電性を制御する。
【００２８】図６は、図４と図５のもののような交差部
を各チャネルが有する、傾斜させた交差Ｌ構成を示す。
半導体線１１０は、第一および第二結合点の間に延びて
いる。導線１１２は、ゲート信号を受信するように結合
されている。線１１２は、チャネル１１４と１１６にて
線１１０と交差しており、チャネル間で、各線は９０°
という角度を具備するのでＬ字形になっている。
を各チャネルが有する、傾斜させた交差Ｌ構成を示す。
半導体線１１０は、第一および第二結合点の間に延びて
いる。導線１１２は、ゲート信号を受信するように結合
されている。線１１２は、チャネル１１４と１１６にて
線１１０と交差しており、チャネル間で、各線は９０°
という角度を具備するのでＬ字形になっている。
【００２９】図７は、図４と図５のもののような交差部
を各チャネルが有する、別の構成を示す。半導体線１２
０は、第一および第二結合点の間に延びている。導線１
２２は、ゲート信号を受信するように結合されている。
線１２２は、チャネル１２４と１２６で線１２０と交差
しており、チャネル間で、各線は９０°という角度を具
備するのでＬ字形になっている。
を各チャネルが有する、別の構成を示す。半導体線１２
０は、第一および第二結合点の間に延びている。導線１
２２は、ゲート信号を受信するように結合されている。
線１２２は、チャネル１２４と１２６で線１２０と交差
しており、チャネル間で、各線は９０°という角度を具
備するのでＬ字形になっている。
【００３０】図８のアレイ１５０は、一番目のスキャン
線１６０からＭ番目のスキャン線１６２までのＭ本のス
キャン線と、一番目のデータ線１６６からＮ番目のデー
タ線１６８までのＮ本のデータ線を具備している。ｍ番
目のスキャン線１７０とｎ番目のデータ線１７２に結合
されたセル回路について、説明のために更に詳細に図示
してある。
線１６０からＭ番目のスキャン線１６２までのＭ本のス
キャン線と、一番目のデータ線１６６からＮ番目のデー
タ線１６８までのＮ本のデータ線を具備している。ｍ番
目のスキャン線１７０とｎ番目のデータ線１７２に結合
されたセル回路について、説明のために更に詳細に図示
してある。
【００３１】図８に記載されている通り、半導体線１８
０と導線１８２は、チャネル１８４と１８６にて線１８
２が線１８０と交差して、交差Ｌ構成を形成している。
線１８２の端部１８８は、ゲート信号を供給するｍ番目
のスキャン線１７０に電気的に結合されている。半導体
線１８０は、金属貫通結合部を具備できるデータ線結合
点１９０と、素子１９２のデータ用リードの間に結合さ
れる。線１８２は導電性があるので、ｍ番目のスキャン
線１７０のゲート信号が、結合点１９０と素子１９２の
データ用リードの間の線１８０の導電性を制御する。
０と導線１８２は、チャネル１８４と１８６にて線１８
２が線１８０と交差して、交差Ｌ構成を形成している。
線１８２の端部１８８は、ゲート信号を供給するｍ番目
のスキャン線１７０に電気的に結合されている。半導体
線１８０は、金属貫通結合部を具備できるデータ線結合
点１９０と、素子１９２のデータ用リードの間に結合さ
れる。線１８２は導電性があるので、ｍ番目のスキャン
線１７０のゲート信号が、結合点１９０と素子１９２の
データ用リードの間の線１８０の導電性を制御する。
【００３２】以下に説明される実施例は多結晶Ｓｉ Ｔ
ＦＴを採用しており、ＡＭＬＣＤに適したものである。
ＦＴを採用しており、ＡＭＬＣＤに適したものである。
【００３３】図９−図１３は、セル回路を記載したもの
である。図９は、第一ならびに第二半導体層の配置計画
図を示す。図１０−図１３は、各々、図９の線ａ−ａ、
ｂ−ｂ、ｃ−ｃ、ｄ−ｄに対応する断面図である。
である。図９は、第一ならびに第二半導体層の配置計画
図を示す。図１０−図１３は、各々、図９の線ａ−ａ、
ｂ−ｂ、ｃ−ｃ、ｄ−ｄに対応する断面図である。
【００３４】図９は、Ｍ×Ｎアレイの一部を図示するも
のであり、ｍ番目のスキャン線２００、（ｍ＋１）番目
のスキャン線２０２、ｎ番目のデータ線２０４、（ｎ＋
１）番目のデータ線２０６は点線で表されている。図９
は、ｍ番目のスキャン線２００とｎ番目のデータ線２０
４に結合されたセルのセル回路の一部も示す。
のであり、ｍ番目のスキャン線２００、（ｍ＋１）番目
のスキャン線２０２、ｎ番目のデータ線２０４、（ｎ＋
１）番目のデータ線２０６は点線で表されている。図９
は、ｍ番目のスキャン線２００とｎ番目のデータ線２０
４に結合されたセルのセル回路の一部も示す。
【００３５】セルの回路は、第一結合点２１２から第二
結合点２１４に延びる線と第二結合点からコンデンサ電
極２１６に延びる別の線とを備えた第一半導体パターン
２１０を含んでいる。第一結合点２１２は実質的にすべ
てｎ番目のデータ線２０４の縁部内にあり、第一結合点
にｎ番目のデータ線が電気的に結合されている。コンデ
ンサ電極２１６の縁部は、（ｍ＋１）番目のスキャン線
２０２の縁部と位置合わせされ、容量性要素を形成す
る。
結合点２１４に延びる線と第二結合点からコンデンサ電
極２１６に延びる別の線とを備えた第一半導体パターン
２１０を含んでいる。第一結合点２１２は実質的にすべ
てｎ番目のデータ線２０４の縁部内にあり、第一結合点
にｎ番目のデータ線が電気的に結合されている。コンデ
ンサ電極２１６の縁部は、（ｍ＋１）番目のスキャン線
２０２の縁部と位置合わせされ、容量性要素を形成す
る。
【００３６】セルの回路は、チャネル２２２と２２４に
て第一半導体パターン２１０と交差する線を備えた、第
二半導体パターン２２０も具備している。第二半導体パ
ターン２２０は、ｍ番目のスキャン線２００と電気的に
結合される端部２２６から延びている。
て第一半導体パターン２１０と交差する線を備えた、第
二半導体パターン２２０も具備している。第二半導体パ
ターン２２０は、ｍ番目のスキャン線２００と電気的に
結合される端部２２６から延びている。
【００３７】図９の配置計画図は、絶縁基板上の多結晶
Ｓｉ ＴＦＴで実施される場合に下記寸法を有するよう
に設計される。各セルは３０μｍ×３０μｍであり、そ
のうち、スキャン線は６μｍを占有し、データ線は５μ
ｍを占有する。第一半導体パターン２１０の線は幅２μ
ｍで、第二半導体パターン２２０は幅２．５μｍであ
る。概括的にいうと、最小造作は２μｍであり、最小分
離間隔は３μｍであり、重ねは１．０μｍ、アパーチャ
比は４９．７％である。
Ｓｉ ＴＦＴで実施される場合に下記寸法を有するよう
に設計される。各セルは３０μｍ×３０μｍであり、そ
のうち、スキャン線は６μｍを占有し、データ線は５μ
ｍを占有する。第一半導体パターン２１０の線は幅２μ
ｍで、第二半導体パターン２２０は幅２．５μｍであ
る。概括的にいうと、最小造作は２μｍであり、最小分
離間隔は３μｍであり、重ねは１．０μｍ、アパーチャ
比は４９．７％である。
【００３８】（ｍ＋１）番目のスキャン線２０２とコン
デンサ電極２１６によって形成される容量性要素が、デ
ータ線電圧変動のある容量性連結によって蓄積電圧がさ
ほど影響を受けない十分なキャパシタンスを有するよう
に、図９のセル回路は設計される。ダークマトリックス
が使用され、アパーチャの犠牲を最小限とした、縁部に
おけるような、漂遊照光を阻止することにより画像品質
が向上される。
デンサ電極２１６によって形成される容量性要素が、デ
ータ線電圧変動のある容量性連結によって蓄積電圧がさ
ほど影響を受けない十分なキャパシタンスを有するよう
に、図９のセル回路は設計される。ダークマトリックス
が使用され、アパーチャの犠牲を最小限とした、縁部に
おけるような、漂遊照光を阻止することにより画像品質
が向上される。
【００３９】図１０は、回路２４４が形成された表面２
４２を備えた基板２４０を示す。基板２４０は石英にで
きる。回路２４４は表面２４２上に絶縁層２５０を具備
し、その上に、（ｍ−１）番目のスキャン線と、ｎ番目
と（ｎ−１）番目のデータ線とに各々結合される、セル
回路のコンデンサ電極２５２と２５４が形成さされてい
る。第二半導体パターン２２０の下にある電極２５２の
小領域が、”ｉ”で示されるような、ドーピングされて
いない真性多結晶Ｓｉであることを除き、コンデンサ電
極２５２と２５４は、各々、”ｎ+”で示されるよう
な、濃くｎドーピングされた多結晶Ｓｉを含んでいる。
第二半導体パターン２２０とコンデンサ電極２５２が重
なる領域が図９のように小さい場合、この小さな非ドー
ピング領域は、キャパシタンスに微々たる影響しかな
い。
４２を備えた基板２４０を示す。基板２４０は石英にで
きる。回路２４４は表面２４２上に絶縁層２５０を具備
し、その上に、（ｍ−１）番目のスキャン線と、ｎ番目
と（ｎ−１）番目のデータ線とに各々結合される、セル
回路のコンデンサ電極２５２と２５４が形成さされてい
る。第二半導体パターン２２０の下にある電極２５２の
小領域が、”ｉ”で示されるような、ドーピングされて
いない真性多結晶Ｓｉであることを除き、コンデンサ電
極２５２と２５４は、各々、”ｎ+”で示されるよう
な、濃くｎドーピングされた多結晶Ｓｉを含んでいる。
第二半導体パターン２２０とコンデンサ電極２５２が重
なる領域が図９のように小さい場合、この小さな非ドー
ピング領域は、キャパシタンスに微々たる影響しかな
い。
【００４０】回路２４４は、コンデンサ領域２５２と２
５４と、図９に示されている第二半導体パターン２２０
の間に、絶縁層２５６も具備している。第二半導体パタ
ーン２２０は、濃くｎドーピングされた多結晶Ｓｉも含
み、ｍ番目のスキャン線２００に電気的に結合されてお
り、ｍ番目のスキャン線２００はアルミニウムを含み、
ハイブリッドＴｉＷ／ＡｌＣｕスタックとして組込め
る。第二半導体パターン２２０との重なりが小さいため
と、コンデンサ電極２５２と２５４間の下降度が軽いた
め、ｍ番目のスキャン線の断面積の変動は僅かであり、
概括的にいうと、その断面積はアレイ全域にわたって実
質的に均一なままである。
５４と、図９に示されている第二半導体パターン２２０
の間に、絶縁層２５６も具備している。第二半導体パタ
ーン２２０は、濃くｎドーピングされた多結晶Ｓｉも含
み、ｍ番目のスキャン線２００に電気的に結合されてお
り、ｍ番目のスキャン線２００はアルミニウムを含み、
ハイブリッドＴｉＷ／ＡｌＣｕスタックとして組込め
る。第二半導体パターン２２０との重なりが小さいため
と、コンデンサ電極２５２と２５４間の下降度が軽いた
め、ｍ番目のスキャン線の断面積の変動は僅かであり、
概括的にいうと、その断面積はアレイ全域にわたって実
質的に均一なままである。
【００４１】回路２４４は、次に、ｍ番目のスキャン線
２００とｎ番目のデータ線２０４を分離する絶縁層２６
０を具備しており、ｎ番目のデータ線２０４もハイブリ
ッドＴｉＷ／ＡＩＣｕスタックとして組込むことができ
る。ｎ番目のデータ線２０４の上には、ポリイミドより
成る不活性化層２６２がある。
２００とｎ番目のデータ線２０４を分離する絶縁層２６
０を具備しており、ｎ番目のデータ線２０４もハイブリ
ッドＴｉＷ／ＡＩＣｕスタックとして組込むことができ
る。ｎ番目のデータ線２０４の上には、ポリイミドより
成る不活性化層２６２がある。
【００４２】図１１は、回路２４４の別の断面図であ
り、図１０と同じ特徴を多く備えているが、第一半導体
パターン２１０のチャネル２２４も図示されている点が
異なる。図示の通り、第二半導体パターン２２０は、ｍ
番目のスキャン線２００からチャネル域２７０に信号を
供給して、チャネル２２４の導電性を制御する。
り、図１０と同じ特徴を多く備えているが、第一半導体
パターン２１０のチャネル２２４も図示されている点が
異なる。図示の通り、第二半導体パターン２２０は、ｍ
番目のスキャン線２００からチャネル域２７０に信号を
供給して、チャネル２２４の導電性を制御する。
【００４３】図１２は、第一結合点２１２についての断
面図を示す。図示の通り、ｎ番目のデータ線２０４は、
絶縁層２５６と２６０の開口部を介して第一半導体パタ
ーン２１０との金属／半導体接触となる。ｎ番目のデー
タ線２０４の縁部を覆う不活性化層２６２の上にダーク
マトリックス線２８０、２８２が形成され、酸化インジ
ウムすず（ＩＴＯ）の電極２９０と２９２は、ダークマ
トリックス線２８０と２８２に僅かに重なっている。
面図を示す。図示の通り、ｎ番目のデータ線２０４は、
絶縁層２５６と２６０の開口部を介して第一半導体パタ
ーン２１０との金属／半導体接触となる。ｎ番目のデー
タ線２０４の縁部を覆う不活性化層２６２の上にダーク
マトリックス線２８０、２８２が形成され、酸化インジ
ウムすず（ＩＴＯ）の電極２９０と２９２は、ダークマ
トリックス線２８０と２８２に僅かに重なっている。
【００４４】図１０は、第二結合点２１４についての断
面図を示す。金属パターン３００は、絶縁層２５６と２
６０の開口部を介した、第一半導体パターン２１０との
金属／半導体接触となる。導電ダークマトリックスパタ
ーン３０２は、図１２のダークマトリックス線２８０と
２８２と同じ材料で形成できる。次いで，ＩＴＯ画素電
極は２９０は金属パターン３００及びダークマトリック
スパターン３０２を介して、第二結合点と電気的結合部
を形成する。金属パターン３００は、絶縁層２５６と２
６０の縁部の漂遊照光を遮り、トポロジーを潤滑にする
が、ダークマトリックスパターン２０３は、ＩＴＯ画素
電極２９０と金属パターン３００の間のプロセス互換性
を提供する。
面図を示す。金属パターン３００は、絶縁層２５６と２
６０の開口部を介した、第一半導体パターン２１０との
金属／半導体接触となる。導電ダークマトリックスパタ
ーン３０２は、図１２のダークマトリックス線２８０と
２８２と同じ材料で形成できる。次いで，ＩＴＯ画素電
極は２９０は金属パターン３００及びダークマトリック
スパターン３０２を介して、第二結合点と電気的結合部
を形成する。金属パターン３００は、絶縁層２５６と２
６０の縁部の漂遊照光を遮り、トポロジーを潤滑にする
が、ダークマトリックスパターン２０３は、ＩＴＯ画素
電極２９０と金属パターン３００の間のプロセス互換性
を提供する。
【００４５】図１４は、前述のようにセル回路を製造す
る工程を示す。
る工程を示す。
【００４６】ボックス３３０の工程は、石英基板の表面
を準備することから開始する。ボックス３３０の工程
は、いずれか必要なクリーニングを含むことが可能であ
る。
を準備することから開始する。ボックス３３０の工程
は、いずれか必要なクリーニングを含むことが可能であ
る。
【００４７】ボックス３３２の工程は、次に、低温酸素
（ＬＴＯ）より成る第一層を被着するが、化学的気相成
長によって被着されるＳｉＯ2にすることも可能であ
る。第一ＬＴＯ層は、厚さ０．７μｍに被着されてアニ
ーリングされる。
（ＬＴＯ）より成る第一層を被着するが、化学的気相成
長によって被着されるＳｉＯ2にすることも可能であ
る。第一ＬＴＯ層は、厚さ０．７μｍに被着されてアニ
ーリングされる。
【００４８】ボックス３３４の工程は、厚さ０．１μｍ
に単結晶Ｓｉの層を被着し、次に、自己イオン注入を実
施して特性改良する。ボックス３３４の工程は、６００
°Ｃで晶出ならびにアニーリングを実施する。その結
果、単結晶Ｓｉが多結晶Ｓｉに成る。ボックス３３４の
工程は、リソグラフィを実施して、第一半導体パターン
２１０を形成する多結晶Ｓｉの各部を覆う、マスク材料
パターンを生成する。その後、ボックス３３４の工程
は、マスク材料パターンで覆われていない領域をエッチ
ングして除去し、第一半導体層２１０を残す。
に単結晶Ｓｉの層を被着し、次に、自己イオン注入を実
施して特性改良する。ボックス３３４の工程は、６００
°Ｃで晶出ならびにアニーリングを実施する。その結
果、単結晶Ｓｉが多結晶Ｓｉに成る。ボックス３３４の
工程は、リソグラフィを実施して、第一半導体パターン
２１０を形成する多結晶Ｓｉの各部を覆う、マスク材料
パターンを生成する。その後、ボックス３３４の工程
は、マスク材料パターンで覆われていない領域をエッチ
ングして除去し、第一半導体層２１０を残す。
【００４９】ボックス３３６の工程は、第二ＬＴＯ層を
厚さ０．０８５μｍに被着する。ボックス３３６の工程
は、１５０気圧、９５０°Ｃで酸化を実施し、第二ＬＴ
Ｏ層をアニーリングする。
厚さ０．０８５μｍに被着する。ボックス３３６の工程
は、１５０気圧、９５０°Ｃで酸化を実施し、第二ＬＴ
Ｏ層をアニーリングする。
【００５０】ボックス３４０の工程は、多結晶Ｓｉ層を
厚さ０．３５μｍに被着する。ボックス３４０の工程
は、リソグラフィを実施して、第二半導体パターン２２
０または一本または二本のチャネルで第一半導体パター
ンと交差する他の同様パターンを形成する多結晶Ｓｉの
各部を覆うマスク材料パターンを生成する。次に、ボッ
クス３４０の工程は、マスク材料パターンで覆われてい
ない領域をエッチングして除去し、第一半導体層２２０
を残す。その後、ボックス３４０の工程は、マスク材料
を除去する。
厚さ０．３５μｍに被着する。ボックス３４０の工程
は、リソグラフィを実施して、第二半導体パターン２２
０または一本または二本のチャネルで第一半導体パター
ンと交差する他の同様パターンを形成する多結晶Ｓｉの
各部を覆うマスク材料パターンを生成する。次に、ボッ
クス３４０の工程は、マスク材料パターンで覆われてい
ない領域をエッチングして除去し、第一半導体層２２０
を残す。その後、ボックス３４０の工程は、マスク材料
を除去する。
【００５１】ボックス３４２の工程は、リソグラフィを
実施して、セル回路は覆わないが、例えば基板に周辺回
路が形成される領域を覆う場合もある、マスク材料パタ
ーンを生成する。ボックス３４２の工程は、高濃度のｎ
タイプドーパントを注入して、第二半導体パターン２２
０に導電性をもたせ、第一半導体パターン２１０に導電
リードを形成する。その後、ボックス３４２の工程は、
適切なプラズマレジストエッチングによりマスク材料を
除去する。
実施して、セル回路は覆わないが、例えば基板に周辺回
路が形成される領域を覆う場合もある、マスク材料パタ
ーンを生成する。ボックス３４２の工程は、高濃度のｎ
タイプドーパントを注入して、第二半導体パターン２２
０に導電性をもたせ、第一半導体パターン２１０に導電
リードを形成する。その後、ボックス３４２の工程は、
適切なプラズマレジストエッチングによりマスク材料を
除去する。
【００５２】ボックス３３４の工程は、同様にリソグラ
フィを実施して、周辺回路は覆わずにセル回路を覆うマ
スク材料パターンを生成する。次に、ボックス３４４の
工程は、高濃度のｐタイプドーパントを注入して、周辺
回路の導電領域を形成する。その後、ボックス３４４の
工程はマスク材料を除去する。ボックス３４４の工程
は、約６００°Ｃで晶出アニーリングを実施することも
出来る。
フィを実施して、周辺回路は覆わずにセル回路を覆うマ
スク材料パターンを生成する。次に、ボックス３４４の
工程は、高濃度のｐタイプドーパントを注入して、周辺
回路の導電領域を形成する。その後、ボックス３４４の
工程はマスク材料を除去する。ボックス３４４の工程
は、約６００°Ｃで晶出アニーリングを実施することも
出来る。
【００５３】高濃度のドーパントを注入するので、ボッ
クス３４２と３４４の工程は、イオンシャワー、プラズ
マ注出、イオンバケット等といった非集団選択プロセス
を含む、任意数の注入プロセスを採用する場合もある。
クス３４２と３４４の工程は、イオンシャワー、プラズ
マ注出、イオンバケット等といった非集団選択プロセス
を含む、任意数の注入プロセスを採用する場合もある。
【００５４】ボックス３４６の工程は、金属の層を厚さ
０．１−０．２μｍに被着して、スキャン線層を生成す
る。スキャン線層は、例えば、二〜三枚の０．０５μｍ
のＡｌＣｕ層によって分離される三〜四枚の０．０１μ
ｍのＴｉＷ層を備えた、ハイブリッドＴｉＷ／ＡｌＣｕ
多層スタックにすることが出来る。ハイブリッド膜は、
二種類の合金ターゲットを利用して、ターゲットを交換
しながら、スパッタリングまたは蒸着できる。これらの
厚さにより、処理時のＡｌＣｕ層の隆起形成が回避さ
れ、更に、ＡｌＣｕ層間またはＡｌＣｕ層と他の層の間
の混合を回避する薄い障壁金属と成り、例えば、隆起の
形成、薄膜の気泡、剥離、多結晶Ｓｉ層へのスパイキン
グが防止される。薄膜は、高度な寸法制御を達成するの
とほぼ同速度で、全部をウェットエッチングすることも
可能である。ウェットＴｉＷエッチング液とウェットＡ
ｌＣｕエッチング液の割合は、約５０：１にすることが
可能で、標準的なＡｌエッチング液と比較して、この混
合エッチング液は、粘度がはるかに低く、エッチング時
の激しさが少なく、気泡を除く。
０．１−０．２μｍに被着して、スキャン線層を生成す
る。スキャン線層は、例えば、二〜三枚の０．０５μｍ
のＡｌＣｕ層によって分離される三〜四枚の０．０１μ
ｍのＴｉＷ層を備えた、ハイブリッドＴｉＷ／ＡｌＣｕ
多層スタックにすることが出来る。ハイブリッド膜は、
二種類の合金ターゲットを利用して、ターゲットを交換
しながら、スパッタリングまたは蒸着できる。これらの
厚さにより、処理時のＡｌＣｕ層の隆起形成が回避さ
れ、更に、ＡｌＣｕ層間またはＡｌＣｕ層と他の層の間
の混合を回避する薄い障壁金属と成り、例えば、隆起の
形成、薄膜の気泡、剥離、多結晶Ｓｉ層へのスパイキン
グが防止される。薄膜は、高度な寸法制御を達成するの
とほぼ同速度で、全部をウェットエッチングすることも
可能である。ウェットＴｉＷエッチング液とウェットＡ
ｌＣｕエッチング液の割合は、約５０：１にすることが
可能で、標準的なＡｌエッチング液と比較して、この混
合エッチング液は、粘度がはるかに低く、エッチング時
の激しさが少なく、気泡を除く。
【００５５】ボックス３４６の工程は、次に、リソグラ
フィを実施して、スキャン線を形成するスキャン線層の
部分を覆うマスク材料パターンを生成する。次に、ボッ
クス３４６の工程は、エッチングを行って、マスク材料
パターンで覆われていない領域を除去し、スキャン線を
残す。その後、ボックス３４６の工程は、マスク材料を
除去する。
フィを実施して、スキャン線を形成するスキャン線層の
部分を覆うマスク材料パターンを生成する。次に、ボッ
クス３４６の工程は、エッチングを行って、マスク材料
パターンで覆われていない領域を除去し、スキャン線を
残す。その後、ボックス３４６の工程は、マスク材料を
除去する。
【００５６】ボックス３５０の工程は、第三ＬＴＯ層を
厚さ０．７μｍに被着する。ボックス３５０の工程は、
第一半導体パターン２１０チャネルを不活性化する水素
化、ならびに、水素化プロセスに起因する損傷層を除去
するための適切なウェット酸化エッチングも実施する。
ボックス３４６で形成されたスキャン線は、第一半導体
パターン２１０のチャネルに重なっていないので、この
水素化が、第一半導体パターン２１０のチャネルの劣化
の原因となることはない。
厚さ０．７μｍに被着する。ボックス３５０の工程は、
第一半導体パターン２１０チャネルを不活性化する水素
化、ならびに、水素化プロセスに起因する損傷層を除去
するための適切なウェット酸化エッチングも実施する。
ボックス３４６で形成されたスキャン線は、第一半導体
パターン２１０のチャネルに重なっていないので、この
水素化が、第一半導体パターン２１０のチャネルの劣化
の原因となることはない。
【００５７】ボックス３５２の工程は、リソグラフィを
実施して、第一および第二結合点２１２と２１４、なら
びにデータ線層の金属とボックス３３４で形成された層
とが接触する他の領域を覆わずに、他の全部の領域を覆
うマスク材料パターンを生成する。ボックス３５２の工
程は、次に、エッチングを行って、覆われない領域にあ
るボックス３３６と３５０からの第二および第三ＬＴＯ
層に、開口部を形成する。その後、ボックス３５２は、
マスク材料を除去する。
実施して、第一および第二結合点２１２と２１４、なら
びにデータ線層の金属とボックス３３４で形成された層
とが接触する他の領域を覆わずに、他の全部の領域を覆
うマスク材料パターンを生成する。ボックス３５２の工
程は、次に、エッチングを行って、覆われない領域にあ
るボックス３３６と３５０からの第二および第三ＬＴＯ
層に、開口部を形成する。その後、ボックス３５２は、
マスク材料を除去する。
【００５８】ボックス３５４の工程は、データ金属層を
厚さ０．５μｍに被着する。データ金属層は、例えば、
前述のようなハイブリッドＴｉＷ／ＡｌＣｕ多層スタッ
クにすることが出来る。ボックス３５４の工程は、次
に、リソグラフィを実施して、データ線を形成するデー
タ線層の部分を覆い、且つ、第二結合点２１４への開口
部を覆うマスク材料パターンを生成する。次に、ボック
ス３５４の工程は、エッチングを行って、マスク材料パ
ターンで覆われていない領域を除去し、データ線を残
す。その後、ボックス３５４の工程は、マスク材料を除
去する。
厚さ０．５μｍに被着する。データ金属層は、例えば、
前述のようなハイブリッドＴｉＷ／ＡｌＣｕ多層スタッ
クにすることが出来る。ボックス３５４の工程は、次
に、リソグラフィを実施して、データ線を形成するデー
タ線層の部分を覆い、且つ、第二結合点２１４への開口
部を覆うマスク材料パターンを生成する。次に、ボック
ス３５４の工程は、エッチングを行って、マスク材料パ
ターンで覆われていない領域を除去し、データ線を残
す。その後、ボックス３５４の工程は、マスク材料を除
去する。
【００５９】第二結合点２１４を覆うデータ線層は、ト
ポロジーの急激さの結果としての液晶制御の悪さによる
光の漏れを遮る。
ポロジーの急激さの結果としての液晶制御の悪さによる
光の漏れを遮る。
【００６０】ボックス３５６の工程は、ポリイミドの不
活性化層を厚さ１．５μｍに被着する。ボックス３５６
の工程は、リソグラフィを実施して、第二結合点２１４
ならびに接触のためにデータ線層の金属を露出しなくて
はならない他の領域を覆わないマスク材料パターンを生
成する。ボックス３５６の工程は、次に、エッチングを
行って、覆われていない領域の不活性化層の開口部を形
成する。その後、ボックス３５６の工程は、マスク材料
を除去する。
活性化層を厚さ１．５μｍに被着する。ボックス３５６
の工程は、リソグラフィを実施して、第二結合点２１４
ならびに接触のためにデータ線層の金属を露出しなくて
はならない他の領域を覆わないマスク材料パターンを生
成する。ボックス３５６の工程は、次に、エッチングを
行って、覆われていない領域の不活性化層の開口部を形
成する。その後、ボックス３５６の工程は、マスク材料
を除去する。
【００６１】不活性化層は表面をプレーナ化するように
も作用し、また、ポリイミドの代わりにスピン・オン・
ガラスを使用することも可能である。トポロジーの急激
さのため、プレーナ化は重要である。
も作用し、また、ポリイミドの代わりにスピン・オン・
ガラスを使用することも可能である。トポロジーの急激
さのため、プレーナ化は重要である。
【００６２】ボックス３６０の工程は、ＴｉＷのダーク
マトリックス層を厚さ０．１μｍに被着する。ＴｉＷ
は、酸化インジウムすず（ＩＴＯ）ならびにアルミニウ
ムとの相互エッチングストップとして作用し、且つ、薄
膜層においてでさえ高い光学濃度を有しているので、ダ
ークマトリックス材料として好都合であり、また、カバ
ーシート以外の回路に好都合に適用される。ボックス３
６０の工程は、リソグラフィを実施し、各データ線の縁
部沿い、および第二結合点２１４近傍のような、光遮蔽
が必要な領域でのみダークマトリックス層を覆う、マス
ク材料パターンを生成する。ボックス３６０の工程は、
次に、エッチングを行って、覆われていない領域を除去
する。その後、ボックス３６０の工程は、マスク材料を
除去する。
マトリックス層を厚さ０．１μｍに被着する。ＴｉＷ
は、酸化インジウムすず（ＩＴＯ）ならびにアルミニウ
ムとの相互エッチングストップとして作用し、且つ、薄
膜層においてでさえ高い光学濃度を有しているので、ダ
ークマトリックス材料として好都合であり、また、カバ
ーシート以外の回路に好都合に適用される。ボックス３
６０の工程は、リソグラフィを実施し、各データ線の縁
部沿い、および第二結合点２１４近傍のような、光遮蔽
が必要な領域でのみダークマトリックス層を覆う、マス
ク材料パターンを生成する。ボックス３６０の工程は、
次に、エッチングを行って、覆われていない領域を除去
する。その後、ボックス３６０の工程は、マスク材料を
除去する。
【００６３】ボックス３６２の工程は、ＩＴＯを厚さ
０．０５５μｍに被着する。ボックス３６２の工程は、
リソグラフィを実施して、光透過性セル領域のＩＴＯ層
を覆うマスク材料パターンを生成する。ボックス３６２
の工程は、次に、エッチングを行って、覆われていない
領域を除去し、２８０°ＣでＩＴＯ層をアニーリングす
る。
０．０５５μｍに被着する。ボックス３６２の工程は、
リソグラフィを実施して、光透過性セル領域のＩＴＯ層
を覆うマスク材料パターンを生成する。ボックス３６２
の工程は、次に、エッチングを行って、覆われていない
領域を除去し、２８０°ＣでＩＴＯ層をアニーリングす
る。
【００６４】図１５は、前述の通りに生成された回路を
具備するディスプレイの特徴を示すものである。
具備するディスプレイの特徴を示すものである。
【００６５】図１５のディスプレイ４００は、アレイ基
板４０２とカバー基板４０４を具備している。アレイ基
板４０２は石英であるが、カバー基板４０４は石英また
はガラスにできる。
板４０２とカバー基板４０４を具備している。アレイ基
板４０２は石英であるが、カバー基板４０４は石英また
はガラスにできる。
【００６６】アレイ基板４０２の表面４１２に形成され
る回路４１０は、アレイ回路４１４と周辺回路４１６を
具備している。周辺回路４１６は、アレイ回路４１４の
境界の外側にあり、スキャン線ならびにデータ線の端部
に結合されるドライバを具備できる。前述の通り、アレ
イ回路はｎドーピングされた多結晶Ｓｉ ＴＦＴを有す
ることができ、一方、周辺回路４１６はｐドーピングさ
れた多結晶Ｓｉ ＴＦＴを有することができる。
る回路４１０は、アレイ回路４１４と周辺回路４１６を
具備している。周辺回路４１６は、アレイ回路４１４の
境界の外側にあり、スキャン線ならびにデータ線の端部
に結合されるドライバを具備できる。前述の通り、アレ
イ回路はｎドーピングされた多結晶Ｓｉ ＴＦＴを有す
ることができ、一方、周辺回路４１６はｐドーピングさ
れた多結晶Ｓｉ ＴＦＴを有することができる。
【００６７】ＩＴＯ層４２０は、カバー基板４０４の表
面に形成され、アレイ基板４０２の表面４１２に面し、
アレイ回路４１４の境界でスペーサ４２２と４２４によ
って分離されている。ディスプレイ４００が投写装置の
場合、スペーサが投写ディスプレイの画像問題の原因と
なる可能性があるので、それは、アレイ回路４１４の境
界内に他のスペーサが必要ない程度に小さくなくてはな
らない。厚い基板を使用することにより、または、低い
温度で組付けを実施することにより、スペーサの必要性
を減らすことができる。
面に形成され、アレイ基板４０２の表面４１２に面し、
アレイ回路４１４の境界でスペーサ４２２と４２４によ
って分離されている。ディスプレイ４００が投写装置の
場合、スペーサが投写ディスプレイの画像問題の原因と
なる可能性があるので、それは、アレイ回路４１４の境
界内に他のスペーサが必要ない程度に小さくなくてはな
らない。厚い基板を使用することにより、または、低い
温度で組付けを実施することにより、スペーサの必要性
を減らすことができる。
【００６８】ディスプレイ４００は、ＩＴＯ層４２０
と、アレイ回路４１４と、スペーサ４２２と４２４によ
って定められる空洞に、液晶材料４３０も具備する。液
晶材料４３０は、９０°のねじれネマチック液晶にでき
る。
と、アレイ回路４１４と、スペーサ４２２と４２４によ
って定められる空洞に、液晶材料４３０も具備する。液
晶材料４３０は、９０°のねじれネマチック液晶にでき
る。
【００６９】ディスプレイ４００には、例えば、サイズ
約１．５インチのウェーハサイズの投写ディスプレイが
可能である。あるいは、ディスプレイ４００は、大面積
直接ビューディスプレイも可能である。
約１．５インチのウェーハサイズの投写ディスプレイが
可能である。あるいは、ディスプレイ４００は、大面積
直接ビューディスプレイも可能である。
【００７０】前述の技術は、先行技術にシミュレートさ
れ比較されている。シミュレーションの結果、一部では
蓄積容量がかなり大きくなるため、一部ではＴＦＴのゲ
ートならびに寄生容量が小さくなるため、著しく漏話が
低減し、画像品質が向上することが分かった。
れ比較されている。シミュレーションの結果、一部では
蓄積容量がかなり大きくなるため、一部ではＴＦＴのゲ
ートならびに寄生容量が小さくなるため、著しく漏話が
低減し、画像品質が向上することが分かった。
【００７１】液晶アセンブリを備えていないセルの３０
×３０のダミーアレイが製造され、試験され、十分に役
立つことが認められている。
×３０のダミーアレイが製造され、試験され、十分に役
立つことが認められている。
【００７２】１２８０×１０２４アレイは、ウェーハサ
イズのものも、大面積のものも、製造に成功している。
ウェーハサイズのアレイは、従来の２μｍ ＣＭＯＳ技
術を採用し、一方、大面積アレイは従来の３μｍ ＣＭ
ＯＳ技術を採用している。
イズのものも、大面積のものも、製造に成功している。
ウェーハサイズのアレイは、従来の２μｍ ＣＭＯＳ技
術を採用し、一方、大面積アレイは従来の３μｍ ＣＭ
ＯＳ技術を採用している。
【００７３】今日までの結果より、ウェーハサイズなら
びに大面積アレイは組付けたときに十分に役立つこと、
また、回路は１μｍ以下のＣＭＯＳ技術に合わせて縮尺
可能であることが分かった。
びに大面積アレイは組付けたときに十分に役立つこと、
また、回路は１μｍ以下のＣＭＯＳ技術に合わせて縮尺
可能であることが分かった。
【００７４】前述の実施例は、絶縁基板上に薄膜回路を
提供している。しかし、本発明は、他タイプの基板上の
他タイプの回路で実施できる。
提供している。しかし、本発明は、他タイプの基板上の
他タイプの回路で実施できる。
【００７５】前述の実施例は特定の形状と電気的特徴を
備えた回路を提供しているが、本発明は別の形状ならび
に別の回路で実施できる。
備えた回路を提供しているが、本発明は別の形状ならび
に別の回路で実施できる。
【００７６】前述の実施例は、特定のプロセスによって
特定の材料から製造される特定の厚さの層を具備してい
るが、他の厚さを生成することも可能であるし、ＴＦＴ
の性能を向上して蓄積キャパシタンスを増大する、更に
薄い半導体ならびにゲート酸化層のような、他の材料な
らびにプロセスも利用できる。例えば、ＣＭＯＳ ＴＦ
Ｔ以外に、当該プロセスは金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）またはジャンクション電界
効果トランジスタ（ＪＦＥＴ）を生成できる。数例にお
いて、材料間のジャンクションにより適切な隔離が得ら
れるので、ゲート線とチャネルの間の絶縁層は不要であ
る。多結晶Ｓｉ以外に、単結晶Ｓｉ、ＳｉＧｅ、ＣｄＳ
ｅ、または多結晶ＳｉとＳｉＧｅの合成層を含むがこれ
らに限定されない他の半導体材料を、半導体層に使用す
ることができる。同様に、ＩＴＯ、ＭｏＴａ、Ｃｒ、Ｍ
ｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、ＴｉＮ、ならびに有機性導
電材料を含むがこれらに限定されない種々の導電材料
を、スキャン線とデータ線に使用できる。
特定の材料から製造される特定の厚さの層を具備してい
るが、他の厚さを生成することも可能であるし、ＴＦＴ
の性能を向上して蓄積キャパシタンスを増大する、更に
薄い半導体ならびにゲート酸化層のような、他の材料な
らびにプロセスも利用できる。例えば、ＣＭＯＳ ＴＦ
Ｔ以外に、当該プロセスは金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）またはジャンクション電界
効果トランジスタ（ＪＦＥＴ）を生成できる。数例にお
いて、材料間のジャンクションにより適切な隔離が得ら
れるので、ゲート線とチャネルの間の絶縁層は不要であ
る。多結晶Ｓｉ以外に、単結晶Ｓｉ、ＳｉＧｅ、ＣｄＳ
ｅ、または多結晶ＳｉとＳｉＧｅの合成層を含むがこれ
らに限定されない他の半導体材料を、半導体層に使用す
ることができる。同様に、ＩＴＯ、ＭｏＴａ、Ｃｒ、Ｍ
ｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、ＴｉＮ、ならびに有機性導
電材料を含むがこれらに限定されない種々の導電材料
を、スキャン線とデータ線に使用できる。
【００７７】前述の実施例は、特定順序の層を具備する
が、下端ゲートＴＦＴ構造を製造することによるよう
に、層の順序は変更可能である。例えば、各ゲート線
は、チャネルの上でなく、下で交差することもできる。
が、下端ゲートＴＦＴ構造を製造することによるよう
に、層の順序は変更可能である。例えば、各ゲート線
は、チャネルの上でなく、下で交差することもできる。
【００７８】前述の実施例は、半導体線がゲート線と交
差するチャネル内を除いて濃くドーピングされる半導体
線を形成しているが、他のドーピング技術も利用でき
る。例えば、ドーピングを少なくしてリーク電流を減ら
すことができる。しかし、本発明は、他の回路を形成す
るように実施することもできる。
差するチャネル内を除いて濃くドーピングされる半導体
線を形成しているが、他のドーピング技術も利用でき
る。例えば、ドーピングを少なくしてリーク電流を減ら
すことができる。しかし、本発明は、他の回路を形成す
るように実施することもできる。
【００７９】前述の実施例は、半導体ゲート線を制御す
る金属スキャン線を備えたアレイを形成する。しかし、
本発明は、他の技術を利用して実施することもできる。
る金属スキャン線を備えたアレイを形成する。しかし、
本発明は、他の技術を利用して実施することもできる。
【００８０】本発明は、ディスプレイ、センサ、ならび
にライトバルブ用のアレイを含む、多くの手段で適用で
きる。
にライトバルブ用のアレイを含む、多くの手段で適用で
きる。
【００８１】本発明は、薄膜の実施例について説明され
たが、本発明は単結晶液晶技術にも実施できる。
たが、本発明は単結晶液晶技術にも実施できる。
【００８２】
【図１】 先行技術のセル回路を示す概略配置計画図で
あり、金属または多結晶シリコンのスキャン線は、半導
体線のチャネルと交差して横方向に延びるゲート線を有
している。
あり、金属または多結晶シリコンのスキャン線は、半導
体線のチャネルと交差して横方向に延びるゲート線を有
している。
【図２】 先行技術のセル回路を示す概略配置計画図で
あり、金属または多結晶シリコンのスキャン線は、曲が
った半導体線のチャネルと交差している。
あり、金属または多結晶シリコンのスキャン線は、曲が
った半導体線のチャネルと交差している。
【図３】 半導体線の二本のチャネルの導電性を制御
する一本のゲート線を備えたセル回路を示す概略配置計
画図である。
する一本のゲート線を備えたセル回路を示す概略配置計
画図である。
【図４】 図３の線Ａ−Ａについての概略断面図であ
る。
る。
【図５】 図３の線Ｂ−Ｂについての概略断面図であ
る。
る。
【図６】 図３の構成に対する代替構成の概略配置計画
図である。
図である。
【図７】 別の代替構成の概略配置計画図である。
【図８】 図３のそれのようなセル回路付きアレイの概
略配置計画図である。
略配置計画図である。
【図９】 セルの回路の半導体層を示す概略配置計画図
である。
である。
【図１０】 図９の線ａ−ａについての概略断面図であ
る。
る。
【図１１】 図９の線ｂ−ｂについての概略断面図であ
る。
る。
【図１２】 図９の線ｃ−ｃについての概略断面図であ
る。
る。
【図１３】 図９の線ｄ−ｄについての概略断面図であ
る。
る。
【図１４】 図９のようにセル回路を生成する工程を示
すフローチャートである。
すフローチャートである。
【図１５】 図１４に記載されているように生成された
アレイを具備するディスプレイの断面図である。
アレイを具備するディスプレイの断面図である。
１０：回路、１２：スキャン線、１４：データ線、１
６：交差域、２０：半導体線、２２：接続部、２４，２
６：ゲート線、３０，３２：交差チャネル、４０：回
路、４２：スキャン線、４４：データ線、４６：交差
域、５０：半導体線、５２：接続部、５４，５６：チャ
ネル、７０：半導体線、７２：導線、８０，８２：チャ
ネル、９０：基板、９２：表面、９４：回路、９６：チ
ャネル域、１００，１０２：チャネルリード、１１０：
半導体線、１１２：導線、１１４，１１６：チャネル、
１２０：半導体線、１２２：導線、１２４，１２６：チ
ャネル、１５０：アレイ、１６０：一番目のスキャン
線、１６２：Ｍ番目のスキャン線、１６６：一番目のデ
ータ線、１６８：Ｎ番目のデータ線、１７０：ｍ番目の
スキャン線、１７２：ｎ番目のスキャン線、１８０：半
導体線、１８２：導線、１８８：端部、１９０：結合
点、１９２：素子、２０２：（ｍ＋１）番目のスキャン
線、２０４：ｎ番目のデータ線、２０６：（ｎ＋１）番
目のデータ線、２１０：第一半導体パターン、２１２：
第一結合点、２１４：第二結合点、２１６：コンデンサ
電極、２２０：第二半導体パターン、２２２，２２４：
チャネル、２２６：縁部、２４０：基板、２４２：表
面、２４４：回路、２５０，２５６：絶縁層、２５２，
２５４：コンデンサ電極、２６０：絶縁層、２６２：不
活性化層、２７０：チャネル、２８０，２８２：ダーク
マトリックス線、２９０，２９２：電極、３００：金属
パターン、３０２：ダークマトリックスパターン、４０
０：ディスプレイ、４０２：アレイ基板、４０４：カバ
ー基板、４１０：回路、４１２：表面、４１４：アレイ
回路、４１６：周辺回路、４２０：ＩＴＯ層、４２２，
４２４：スペーサ、４３０：液晶材料
６：交差域、２０：半導体線、２２：接続部、２４，２
６：ゲート線、３０，３２：交差チャネル、４０：回
路、４２：スキャン線、４４：データ線、４６：交差
域、５０：半導体線、５２：接続部、５４，５６：チャ
ネル、７０：半導体線、７２：導線、８０，８２：チャ
ネル、９０：基板、９２：表面、９４：回路、９６：チ
ャネル域、１００，１０２：チャネルリード、１１０：
半導体線、１１２：導線、１１４，１１６：チャネル、
１２０：半導体線、１２２：導線、１２４，１２６：チ
ャネル、１５０：アレイ、１６０：一番目のスキャン
線、１６２：Ｍ番目のスキャン線、１６６：一番目のデ
ータ線、１６８：Ｎ番目のデータ線、１７０：ｍ番目の
スキャン線、１７２：ｎ番目のスキャン線、１８０：半
導体線、１８２：導線、１８８：端部、１９０：結合
点、１９２：素子、２０２：（ｍ＋１）番目のスキャン
線、２０４：ｎ番目のデータ線、２０６：（ｎ＋１）番
目のデータ線、２１０：第一半導体パターン、２１２：
第一結合点、２１４：第二結合点、２１６：コンデンサ
電極、２２０：第二半導体パターン、２２２，２２４：
チャネル、２２６：縁部、２４０：基板、２４２：表
面、２４４：回路、２５０，２５６：絶縁層、２５２，
２５４：コンデンサ電極、２６０：絶縁層、２６２：不
活性化層、２７０：チャネル、２８０，２８２：ダーク
マトリックス線、２９０，２９２：電極、３００：金属
パターン、３０２：ダークマトリックスパターン、４０
０：ディスプレイ、４０２：アレイ基板、４０４：カバ
ー基板、４１０：回路、４１２：表面、４１４：アレイ
回路、４１６：周辺回路、４２０：ＩＴＯ層、４２２，
４２４：スペーサ、４３０：液晶材料
Claims (1)
- 【請求項１】 回路を形成できる表面を備えた基板と、 基板の表面に形成された回路とから成る製品であって、 前記回路は、 第一結合点と第二結合点の間に延びる第一の線であっ
て、第一結合点と第二結合点で他の素子と電気的に結合
される第一の線であり、前記回路の第一層にあり、前記
第一層が半導体材料から成る第一の線と、 前記回路の第二層にある第二の線であって、ゲート信号
を受信するように結合され、前記第一の線と複数のチャ
ネル域にて交差し、前記第一の線が各チャネル域にチャ
ネルを含み、前記チャネルが前記第一および第二結合点
間に直列にあり、且つ、第二の線が全部のチャネル域に
ゲート信号を伝えるように導電性を有する第二の線とか
ら成り、 第一および第二結合点の間の第一の線の導電性は、第二
の線によってチャネル域に伝えられるゲート信号によっ
て制御されるように配置された電荷キャリヤソースとデ
スティネーションを具備している製品。
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