JPH0823788B2 - リセット制御装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ CPUによってアクセスされるメモリ装置を有したシス
テムにおいて、例えば手動によって外部からシステムを
リセットするためのリセット制御装置に関し、 簡単な構成で、しかもリセット要求信号だけの送出に
よって、メモリ内容を破壊することなくシステムをリセ
ットできるようにすることを目的とし、 CPUと、このCPUにバスを介して接続されたメモリと、
このメモリをアクセス中はビジー信号を出力するメモリ
インタフェースとを備えたシステムにおいて、前記CPU
内に、外部からのリセット要求信号とメモリインタフェ
ース・ビジー信号を入力し、リセット信号を作るリセッ
ト信号作成部と、リセット要求信号によりメモリインタ
フェース・ビジー信号の監視を行い当該ビジー信号が一
定時間以上有効である場合、前記リセット信号作成部に
強制リセット許可信号を送出するビジー信号時間監視部
とを設け、前記リセット信号作成部はリセット要求信号
が与えられた時、メモリインタフェース・ビジー信号が
出力されていない場合リセット信号を出力し、メモリイ
ンタフェース・ビジー信号が一定時間以上有効のままの
時はビジー信号時間監視部からの強制リセット許可信号
を受け信号を出力するように構成する。

［産業上の利用分野］ 本発明はCPUによってアクセスされるメモリ装置を有
したシステムにおいて、例えば手動によって外部からシ
ステムをリセットするためのリセット制御装置に関す
る。

CPUによってアクセスされるメモリ装置を有するシス
テムにおいて、例えば動作中に何らかの異常が発生した
ような場合、システムの動作を例えば手段によって操作
されるリセットスイッチからの指示に従って停止させる
必要がある。この場合、リセットスイッチから出力され
る外部リセット要求信号は、CPUのメモリアクセスとは
無関係に出力されるので、この外部リセット要求信号を
そのまま使用してシステムをリセットすると、例えばメ
モリアクセス中にリセットが行われることがあり、メモ
リの内容が破壊される可能性がある。

このため、メモリ内容のシステムの動作に悪い影響を
与えないで外部よりシステムをリセットするためのリセ
ット制御装置が必要となる。

［従来の技術］ 従来のこの種のリセット制御装置は、システムのパネ
ル面にメモリアクセスを止めるためのストップキーと、
リセット要求を出すためのリセットキーとを設け、先
ず、ストップキーを用いてメモリアクセスを止めてから
リセットキーによりセット要求を出すという２つのキー
操作によってシステムをリセットするように構成したも
の、或いは、外部からのリセット要求の前に、先ず予告
信号を外部から各メモリアクセス装置に送出し、各メモ
リアクセス装置で自分のメモリアクセスを停止し、一定
時間後にCPUがシステムを無条件にリセットするように
構成したもの等がある。

［発明が解決しようとする問題点］ これらの従来装置において、前者のものは２つのキー
を順序よく操作しないと、メモリ内容を破壊するという
問題点がある。又、後者のものは、各メモリアクセス装
置毎にメモリアクセス制御を行うための手段を設ける必
要があり、構成が複雑になると共に、インタフェース信
号（予告信号）が増加する。又、CPUが無条件にリセッ
トを行うため、メモリ内容破壊の可能性の有無が不明で
あるという問題点がある。

本発明はこれらの点に鑑みてなされたものであって、
簡単な構成で、しかもリセット要求信号だけの送出によ
ってメモリ内容を破壊することなくシステムをリセット
できるリセット制御装置を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図におい
て、１はCPU、２はこのCPU1にバスBSを介して接続され
たメモリ、３はメモリ２のインタフェース部で、そのメ
モリを使用中である時はメモリインタフェース・ビジー
信号を出力する。

CPU1内において、11は外部からのリセット要求信号と
メモリインタフェース・ビジー信号を入力し、システム
をリセットするためのリセット信号を作るリセット信号
作成部、12はリセット要求信号によりメモリインタフェ
ース・ビジー信号の監視を行い、そのビジー信号が一定
時間以上有効である場合、前記リセット信号作成部11に
強制リセット許可信号を送出するビジー信号時間監視部
である。

［作用］ リセット信号作成部11はリセット要求信号が与えられ
た時、メモリインタフェース・ビジー信号が出力されて
いない場合にリセット信号を出力し、ビシー信号が一定
時間以上有効のままの時はビジー信号時間監視部12から
の強制リセット許可信号を受けリセット信号を出力す
る。

これにより、構成を簡素化しメモリ内容の破壊を防止
する。

［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明す
る。

第２図は本発明の一実施例の要部構成ブロック図であ
る。ここではCPU1内に構成されるリセット信号作成部11
と、ビジー信号時間監視部12とを示し、何れもハードウ
エアによって構成している。

リセット信号作成部11において、F1は外部からのリセ
ット要求信号がインバータIVを介してＤ端子に印加され
る第１のフリップフロップ、F2は第１のフリップフロッ
プF1の出力がそのＤ端子に印加される第２のフリップフ
ロップで、これらは外部から任意のタイミングで送出さ
れるリセット要求信号をマシンクロックと同期したもの
にするためのもので、これらフリップフロップF1,F2の
クロックとしてマシンクロック乃至はこれらクロックと
同期したクロックを用いることにより、その目的が達成
される。そして、ゲートG1からマシンクロックと同期し
たリセット要求信号が出力される。F3は第３のＪタイプ
フリップフロップで、ゲートG1からのリセット要求信号
が印加されている。

G2,G3,G4はゲート、F4は第４のＪタイプフリップフロ
ップで、ゲートG3の出力がＪ端子に印加され、リセット
信号を出力する。このリセット信号は図示していないメ
モリアクセス装置やメモリに与えられる。又、ゲートG2
に印加されると共に第１のタイマT1に印加され、所定の
時間経過後に出力される第１のタイマT1のタイマ出力
は、第3,第４のＪタイプフリップフロップのＫ端子に印
加されている。ゲート（オアゲート）G4はメモリインタ
フェースからのビジー信号と、ビジー信号時間監視部12
からの強制リセット許可信号とを入力しており、その出
力信号はゲートG3に印加されている。

ビジー信号時間監視部12において、G5はゲートで、リ
セット信号作成部１内のゲートG2の出力と、メモリイン
タフェースビジー信号とを入力している。T2は第２のタ
イマで、ゲートG5からの出力によってクロックを計数
し、所定時間後に強制リセット許可信号を出力する。

G6はビジー信号，強制リセット許可信号及びゲートG2
の出力信号のアンドをとるゲート、F5はゲートG6の出力
がＪ端子に印加される第５のＪタイプフリップフロップ
で、Ｋ端子を介してプログラムからのライト指令でリセ
ットできるようになっており、また、F5の出力はCPU内
部バスに接続され（図示せず）F5の状態をプログラムで
読取ることができるようになっている。ゲートG6とＪタ
イプフリップフロップF5とは、ビジー信号の監視の結
果、強制的にリセット信号を出力したことをソフトウエ
ア側に通知するためのレジスタ手段を構成しており、こ
れは本発明における必須の構成要素ではない。

このように構成した装置の動作を正常リセット時と、
強制リセット時に分けて説明すれば、以下の通りであ
る。

（正常リセット時） 第３図はこの正常リセット時の動作を示すタイムチャ
ートである。

第３図（イ）は第３のフリップフロップF3に与えられ
るリセット要求信号の波形図であり、第３のフリップフ
ロップF3はこれによって（ロ）に示すようにセットされ
る。第３のフリップフロップF3の出力はゲートG2を通っ
てゲートG3に与えられる。ここで、（ハ）に示すように
インタフェースビジー信号がオフすれば、或いはオフと
なっていると（誰もメモリアクセスしていない場合）、
このビジー信号のオフ状態はゲートG4を通ってゲートG3
に与えられ、ゲートG3が開口となり、第４のフリップフ
ロップF4がセットされ、（ニ）に示すようにリセット信
号が有効となる。このリセット信号は第１のタイマT1を
起動し、リセット信号が有効になった後、所定の時間t1
経過した時点で、（ホ）に示すようにタイマ出力を送出
し、第3,第４のフリップフロップF3,F4をリセットし、
リセット信号の有効を解除する。

（強制リセット時） 第４図はこの強制リセット時の動作を示すタイムチャ
ートで、（イ）に示すリセット要求信号によって、第３
のフリップフロップF3が（ロ）に示すようにセットされ
る動作は、第３図と同様である。ここで、既にビジー信
号が（ハ）に示すようにアクティブになっていて、第３
のフリップフロップF3がセットされた時点から、所定の
時間t2（この時間は通常のメモリアクセスでの最大ビジ
ー時間よりも長く設定されている）が経過すると、第２
のタイマT2から（ニ）に示すように、強制リセット信号
がオアゲートG4を介してゲートG3に出力される。強制リ
セット信号はゲートG3を介して第４のフリップフロップ
F4をセットし、これによって、（ホ）に示すようにリセ
ット信号を有効とする。又、前述の強制リセット信号は
ゲートG6を介して第５のフリップフロップF5をセットし
F5を（ト）に示すようにセットする。

（ホ）に示すようにリセット信号が有効となると、第
１のタイマT1が起動し、所定の時間t1経過時点で、第３
図と同様に（ヘ）に示すようにタイマ出力を送出し、第
3,第４のフリップフロップF3,F4をリセットし、リセッ
ト信号の有効を解除する。

第５のフリップフロップF5のセット状態は、ビジー信
号が通常のメモリアクセスでの最大時間を越えているこ
とを示しており、このことは、ビジー信号の送出先を破
壊されている可能性があることを意味している。従っ
て、このフリップフロップF5のセット状態を（ト）に示
すようにリセット信号の有効を解除後、プログラムによ
って読込むことにより、強制リセットによって、メモリ
の内容が破壊されている可能性があることを知ることが
できるようにしている。そして、メモリ内容の破壊の可
能性がある場合、メモリの初期化を行うことになる。

［発明の効果］ 以上詳細に説明したように、本発明は外部からのリセ
ット要求に対してメモリアクセスの状態に応じてリセッ
ト信号を送出するタイミングを操作するようにしたもの
で、簡単な構成で、且つリセット信号だけによって、シ
ステムをリセットできるリセット制御装置を提供でき
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の要部構成ブロック図、 第３図及び第４図は動作の一例を示すタイムチャートで
ある。 第１図，第２図において、 １はCPU、 ２はメモリ、 ３はメモリインタフェース、 11はリセット作成部、 12はビジー信号時間監視部である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 一良 神奈川県大和市深見西４丁目２番49号 株 式会社ピーエフユー大和工場内 (72)発明者 盛山 修 神奈川県大和市深見西４丁目２番49号 株 式会社ピーエフユー大和工場内 (72)発明者 菅原 英幸 神奈川県大和市深見西４丁目２番49号 株 式会社ピーエフユー大和工場内

Claims (1)

【特許請求の範囲】
1. 【請求項１】CPU（１）と、 このCPU（１）にバスを介して接続されたメモリ（２）
   と、 このメモリ（２）をアクセス中はビジ−信号を出力する
   メモリインタフェース（３）とを備えたシステムにおい
   て、 前記CPU（１）内に、外部からのリセット要求信号とメ
   モリインタフェース・ビジー信号を入力し、リセット信
   号を作るリセット信号作成部（11）と、 リセット要求信号によりメモリインタフェース・ビジー
   信号の監視を行い当該ビジー信号が一定時間以上有効で
   ある場合、前記リセット信号作成部（11）に強制リセッ
   ト許可信号を送出するビジー信号時間監視部（12）とを
   設け、 前記リセット信号作成部（11）はリセット要求信号が与
   えられた時、メモリインタフェース・ビジー信号が出力
   されていない場合リセット信号を出力し、メモリインタ
   フェース・ビジー信号が一定時間以上有効のままの時は
   ビジー信号時間監視部（12）からの強制リセット許可信
   号を受け信号を出力することを特徴とするリセット制御
   装置。