JPH08249268A - ダイレクトメモリアクセス方法 - Google Patents
ダイレクトメモリアクセス方法Info
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- JPH08249268A JPH08249268A JP7048691A JP4869195A JPH08249268A JP H08249268 A JPH08249268 A JP H08249268A JP 7048691 A JP7048691 A JP 7048691A JP 4869195 A JP4869195 A JP 4869195A JP H08249268 A JPH08249268 A JP H08249268A
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Abstract
(57)【要約】
【目的】ＤＭＡＣ内に転送先アドレス、転送バイト数を
格納するレジスタをシステムバス用とＩＯバス用で２対
設けたＤＭＡ転送方法をサポートする際に、１対のレジ
スタで制御するＤＭＡ転送方法とのソフトウエア互換性
を保つ方法を提供する。 【構成】ＤＭＡＣ中にシステムバス側アドレスレジスタ
（ＳＡＤ）及びシステムバス側カウントレジスタ（ＳＣ
Ｔ）から成る第１レジスタと、ＩＯバス側アドレスレジ
スタ（ＩＡＤ）及びＩＯバス側カウントレジスタ（ＩＣ
Ｔ）から成る第２レジスタを設け、上記ＳＡＤとＩＡＤ
のＩＯアドレスに同一アドレスを割り付け、またＳＣＴ
とＩＣＴのＩＯアドレスも同一アドレスを割り付ける。
格納するレジスタをシステムバス用とＩＯバス用で２対
設けたＤＭＡ転送方法をサポートする際に、１対のレジ
スタで制御するＤＭＡ転送方法とのソフトウエア互換性
を保つ方法を提供する。 【構成】ＤＭＡＣ中にシステムバス側アドレスレジスタ
（ＳＡＤ）及びシステムバス側カウントレジスタ（ＳＣ
Ｔ）から成る第１レジスタと、ＩＯバス側アドレスレジ
スタ（ＩＡＤ）及びＩＯバス側カウントレジスタ（ＩＣ
Ｔ）から成る第２レジスタを設け、上記ＳＡＤとＩＡＤ
のＩＯアドレスに同一アドレスを割り付け、またＳＣＴ
とＩＣＴのＩＯアドレスも同一アドレスを割り付ける。
Description
【０００１】
【産業上の利用分野】本発明は、メモリと周辺装置間に
設けられたダイレクトメモリアクセスコントローラ（以
下、ＤＭＡＣと称する）を介して、データのダイレクト
メモリアクセスを行うダイレクトメモリアクセス方法に
かかり、特に、メモリと周辺装置間でシステムバスとＩ
Ｏバスの２つのバスを介して行われるダイレクトメモリ
アクセス方法に関する。
設けられたダイレクトメモリアクセスコントローラ（以
下、ＤＭＡＣと称する）を介して、データのダイレクト
メモリアクセスを行うダイレクトメモリアクセス方法に
かかり、特に、メモリと周辺装置間でシステムバスとＩ
Ｏバスの２つのバスを介して行われるダイレクトメモリ
アクセス方法に関する。
【０００２】
【従来の技術】ＣＰＵ性能の向上と高速なバスの出現に
より、一般のコンピュータシステムは拡大しており、特
開平５ー９４４０４号公報に記載されているように、Ｃ
ＰＵやメインメモリが接続される高速のシステムバスと
周辺装置が接続されるＩＯバスとをバスコントローラに
接続する構成が主流となってきた。
より、一般のコンピュータシステムは拡大しており、特
開平５ー９４４０４号公報に記載されているように、Ｃ
ＰＵやメインメモリが接続される高速のシステムバスと
周辺装置が接続されるＩＯバスとをバスコントローラに
接続する構成が主流となってきた。
【０００３】
【発明が解決しようとする課題】ＤＭＡ転送方式におい
ても、従来のＤＭＡＣ内に設けた１対のレジスタで転送
アドレス及び転送バイト数を制御するＤＭＡ転送方式か
ら、システムバスでの転送とＩＯバスでの転送を分け、
２対のレジスタで制御するＤＭＡ転送方式をサポートす
る必要性が生じている。２対のレジスタで制御するＤＭ
Ａ転送方式をサポートする場合、ソフトウエアはＤＭＡ
転送開始時に２対のレジスタに対してそれぞれＩＯライ
トして、転送アドレス及び転送バイト数を設定する必要
がある。
ても、従来のＤＭＡＣ内に設けた１対のレジスタで転送
アドレス及び転送バイト数を制御するＤＭＡ転送方式か
ら、システムバスでの転送とＩＯバスでの転送を分け、
２対のレジスタで制御するＤＭＡ転送方式をサポートす
る必要性が生じている。２対のレジスタで制御するＤＭ
Ａ転送方式をサポートする場合、ソフトウエアはＤＭＡ
転送開始時に２対のレジスタに対してそれぞれＩＯライ
トして、転送アドレス及び転送バイト数を設定する必要
がある。
【０００４】２対のレジスタで制御するＤＭＡ転送方式
をサポートするソフトウエアは、ＤＭＡ転送開始時に転
送アドレス及び転送バイト数を設定する際に、ＤＭＡＣ
内にレジスタが２対あることを認識してＩＯライトを２
回行わなけらばならない。つまり、従来の１対のレジス
タで制御するＤＭＡ転送方式をサポートしているソフト
ウエアをそのまま流用することはできず、ソフトウエア
の互換性が保てなくなる。
をサポートするソフトウエアは、ＤＭＡ転送開始時に転
送アドレス及び転送バイト数を設定する際に、ＤＭＡＣ
内にレジスタが２対あることを認識してＩＯライトを２
回行わなけらばならない。つまり、従来の１対のレジス
タで制御するＤＭＡ転送方式をサポートしているソフト
ウエアをそのまま流用することはできず、ソフトウエア
の互換性が保てなくなる。
【０００５】本発明は、上記した従来技術の問題点に鑑
みなされたもので、ソフトウエアの互換性を保ちつつ、
２対のレジスタで制御するＤＭＡ転送方式をサポートす
ることが可能なダイレクトメモリアクセス方法を提供す
ることを目的とする。
みなされたもので、ソフトウエアの互換性を保ちつつ、
２対のレジスタで制御するＤＭＡ転送方式をサポートす
ることが可能なダイレクトメモリアクセス方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明のダイレクトメモ
リアクセス方法は、システムバスを介してメモリとダイ
レクトメモリアクセスコントローラが接続され、かつＩ
Ｏバスを介して周辺装置とダイレクトメモリアクセスコ
ントローラが接続され、システムバスとダイレクトメモ
リアクセスコントローラ内のバッファとＩＯバスを介し
てデータのダイレクトメモリアクセスを行うダイレクト
メモリアクセス方法であって、システムバス上で行われ
るダイレクトメモリアクセス転送におけるデータの転送
先アドレス及び転送データ数を格納する第１のレジスタ
と、ＩＯバス上で行われるダイレクトメモリアクセス転
送におけるデータの転送先アドレス及び転送データ数を
格納する第２のレジスタとをダイレクトメモリアクセス
コントローラ内に設け、上記第１、第２のレジスタを用
いてメモリと周辺装置間で行われるダイレクトメモリア
クセス転送の転送先アドレスと転送データ数を制御する
ダイレクトメモリアクセス方法に適用されるもので、次
の特徴を有している。
リアクセス方法は、システムバスを介してメモリとダイ
レクトメモリアクセスコントローラが接続され、かつＩ
Ｏバスを介して周辺装置とダイレクトメモリアクセスコ
ントローラが接続され、システムバスとダイレクトメモ
リアクセスコントローラ内のバッファとＩＯバスを介し
てデータのダイレクトメモリアクセスを行うダイレクト
メモリアクセス方法であって、システムバス上で行われ
るダイレクトメモリアクセス転送におけるデータの転送
先アドレス及び転送データ数を格納する第１のレジスタ
と、ＩＯバス上で行われるダイレクトメモリアクセス転
送におけるデータの転送先アドレス及び転送データ数を
格納する第２のレジスタとをダイレクトメモリアクセス
コントローラ内に設け、上記第１、第２のレジスタを用
いてメモリと周辺装置間で行われるダイレクトメモリア
クセス転送の転送先アドレスと転送データ数を制御する
ダイレクトメモリアクセス方法に適用されるもので、次
の特徴を有している。
【０００７】即ち、第１のレジスタにおける転送先アド
レスレジスタのＩＯアドレスと第２のレジスタにおける
転送先アドレスレジスタのＩＯアドレスとに同一アドレ
スを割り付け、かつ第１のレジスタにおける転送データ
数レジスタのＩＯアドレスと第２のレジスタにおける転
送データ数レジスタのＩＯアドレスとに同一アドレスを
割り付けて、１回のＩＯライトにより、第１のレジスタ
と第２のレジスタに転送先アドレス及び転送データ数を
同時に設定し、さらに１ビットのフラグを設けることに
より、上記第１のレジスタと第２のレジスタのいずれか
一方だけを読み出すことを可能にしたことを特徴として
いる。
レスレジスタのＩＯアドレスと第２のレジスタにおける
転送先アドレスレジスタのＩＯアドレスとに同一アドレ
スを割り付け、かつ第１のレジスタにおける転送データ
数レジスタのＩＯアドレスと第２のレジスタにおける転
送データ数レジスタのＩＯアドレスとに同一アドレスを
割り付けて、１回のＩＯライトにより、第１のレジスタ
と第２のレジスタに転送先アドレス及び転送データ数を
同時に設定し、さらに１ビットのフラグを設けることに
より、上記第１のレジスタと第２のレジスタのいずれか
一方だけを読み出すことを可能にしたことを特徴として
いる。
【０００８】
【作用】ダイレクトメモリアクセスコントローラ内の２
組のレジスタ（転送先アドレスレジスタの組と転送デー
タ数レジスタの組）に、それぞれＩＯアドレスとして同
一のアドレスを割り付けることにより、ソフトウエア
は、１回のＩＯライトで第１レジスタと第２レジスタに
転送アドレス及び転送バイト数を設定することができ
る。また第１のレジスタと第２のレジスタの値を読み出
す場合には、割り付けられたＩＯアドレスが同じであっ
ても、１ビットのフラグを設けることで第１のレジスタ
と第２のレジスタを判別することができるため、ソフト
ウエアはダイレクトメモリアクセスコントローラ内に第
１、第２のレジスタがあるということを認識する必要は
なくなる。よって、第１、第２のレジスタ（２対のレジ
スタ）で制御するＤＭＡ転送方式をサポートする際に、
１対のレジスタで転送アドレス及び転送バイト数を制御
するＤＭＡ転送方式をサポートしているソフトウエアを
そのまま流用することができ、ソフトウエアの互換性を
保つことができる。
組のレジスタ（転送先アドレスレジスタの組と転送デー
タ数レジスタの組）に、それぞれＩＯアドレスとして同
一のアドレスを割り付けることにより、ソフトウエア
は、１回のＩＯライトで第１レジスタと第２レジスタに
転送アドレス及び転送バイト数を設定することができ
る。また第１のレジスタと第２のレジスタの値を読み出
す場合には、割り付けられたＩＯアドレスが同じであっ
ても、１ビットのフラグを設けることで第１のレジスタ
と第２のレジスタを判別することができるため、ソフト
ウエアはダイレクトメモリアクセスコントローラ内に第
１、第２のレジスタがあるということを認識する必要は
なくなる。よって、第１、第２のレジスタ（２対のレジ
スタ）で制御するＤＭＡ転送方式をサポートする際に、
１対のレジスタで転送アドレス及び転送バイト数を制御
するＤＭＡ転送方式をサポートしているソフトウエアを
そのまま流用することができ、ソフトウエアの互換性を
保つことができる。
【０００９】
【実施例】以下、添付の図面を用いて本発明の実施例に
ついて説明する。
ついて説明する。
【００１０】図１は本発明のダイレクトメモリアクセス
方法が適用されるコンピュータシステムの概略構成の一
例を示すブロック図である。図１に示すコンピュータシ
ステムは、情報処理を行うＭＰＵ１と、データを記憶す
るメインメモリ（以下、ＭＭと称する）３と、ＭＭ３を
制御するメインメモリコントローラ（以下、ＭＣＵと称
する）２と、システムバス６を介してＭＣＵ２と接続さ
れるダイレクトメモリアクセスコントローラ（以下、Ｄ
ＭＡＣと称する）４と、ＩＯバス７を介してＤＭＡＣ４
と接続される周辺装置５とから構成されている。ＤＭＡ
Ｃ４内には、システムバス上でＤＭＡ転送されるデータ
の転送先アドレスがセットされるシステム側アドレスレ
ジスタ（以下、ＳＡＤと称する）８と転送バイト数がセ
ットされるシステムバス側カウントレジスタ（以下、Ｓ
ＣＴと称する）９から成る第１のレジスタＲ１と、ＩＯ
バス上でＤＭＡ転送されるデータの転送先アドレスがセ
ットされるＩＯ側アドレスレジスタ（以下、ＩＡＤと称
する）１０と転送バイト数がセットされるＩＯ側カウン
トレジスタ（以下、ＩＣＴと称する）１１から成る第２
のレジスタＲ２と、周辺装置５からＭＭ３に転送するデ
ータを一時的に保管するＤＭＡ転送ライト用バッファ
（以下、ＤＭＡＷバッファと称する）１２と、ＭＭ３か
ら周辺装置５に転送されるデータを一時的に保管するＤ
ＭＡリード用バッファ（以下、ＤＭＡＲバッファと称す
る）１３と、ＩＯリード時のレジスタ切り替えフラグ１
４が設けられている。ここで、ＳＡＤ８とＩＡＤ１０に
は同じＩＯアドレスが割り当てられ、ＳＣＴ９とＩＣＴ
１１には同じＩＯアドレスが割り当てられている。
方法が適用されるコンピュータシステムの概略構成の一
例を示すブロック図である。図１に示すコンピュータシ
ステムは、情報処理を行うＭＰＵ１と、データを記憶す
るメインメモリ（以下、ＭＭと称する）３と、ＭＭ３を
制御するメインメモリコントローラ（以下、ＭＣＵと称
する）２と、システムバス６を介してＭＣＵ２と接続さ
れるダイレクトメモリアクセスコントローラ（以下、Ｄ
ＭＡＣと称する）４と、ＩＯバス７を介してＤＭＡＣ４
と接続される周辺装置５とから構成されている。ＤＭＡ
Ｃ４内には、システムバス上でＤＭＡ転送されるデータ
の転送先アドレスがセットされるシステム側アドレスレ
ジスタ（以下、ＳＡＤと称する）８と転送バイト数がセ
ットされるシステムバス側カウントレジスタ（以下、Ｓ
ＣＴと称する）９から成る第１のレジスタＲ１と、ＩＯ
バス上でＤＭＡ転送されるデータの転送先アドレスがセ
ットされるＩＯ側アドレスレジスタ（以下、ＩＡＤと称
する）１０と転送バイト数がセットされるＩＯ側カウン
トレジスタ（以下、ＩＣＴと称する）１１から成る第２
のレジスタＲ２と、周辺装置５からＭＭ３に転送するデ
ータを一時的に保管するＤＭＡ転送ライト用バッファ
（以下、ＤＭＡＷバッファと称する）１２と、ＭＭ３か
ら周辺装置５に転送されるデータを一時的に保管するＤ
ＭＡリード用バッファ（以下、ＤＭＡＲバッファと称す
る）１３と、ＩＯリード時のレジスタ切り替えフラグ１
４が設けられている。ここで、ＳＡＤ８とＩＡＤ１０に
は同じＩＯアドレスが割り当てられ、ＳＣＴ９とＩＣＴ
１１には同じＩＯアドレスが割り当てられている。
【００１１】さらに詳しく説明すると、図１において、
システムバス６側からＩＯバス７側にＤＭＡ転送を行う
場合、ＳＡＤ８とＩＡＤ１０には周辺装置５内のメモリ
（図示せず）の転送先アドレスがセットされ、逆にＩＯ
バス７側からシステムバス６側にＤＭＡ転送を行う場
合、ＳＡＤ８とＩＡＤ１０にはＭＭ３の転送先アドレス
がセットされる。また、図１において、ＳＣＴ９とＩＣ
Ｔ１１には転送開始時には転送バイト数がセットされる
が、転送開始後においては、前記転送バイト数から実際
に転送されたバイト数を減算した値がセットされる。例
えば、システムバス６側からＩＯバス７側にＤＭＡ転送
が行われ、かつ転送バイト数が２５６バイトの場合、Ｓ
ＣＴ９とＩＣＴ１１には当初「２５６」がセットされ
る。そして、システムバス６を介してＤＭＡＣ４に対
し、例えば４バイト単位で転送が行われる場合、ＳＣＴ
９には順次「２５２」，「２４８」…の値がセットされ
る。また、ＤＭＡＣ４からＩＯバス７を介して周辺装置
５に対し、例えば１バイト単位で転送が行われる場合、
ＩＣＴ１１には順次「２５５」，「２５４」，「２５
３」がセットされる。この場合には、ＤＭＡＣ４のＤＭ
ＡＷバッファ１２はシステムバス６から４バイト単位で
データを受け、１バイト単位でＩＯバス７へ出力するこ
とになる。
システムバス６側からＩＯバス７側にＤＭＡ転送を行う
場合、ＳＡＤ８とＩＡＤ１０には周辺装置５内のメモリ
（図示せず）の転送先アドレスがセットされ、逆にＩＯ
バス７側からシステムバス６側にＤＭＡ転送を行う場
合、ＳＡＤ８とＩＡＤ１０にはＭＭ３の転送先アドレス
がセットされる。また、図１において、ＳＣＴ９とＩＣ
Ｔ１１には転送開始時には転送バイト数がセットされる
が、転送開始後においては、前記転送バイト数から実際
に転送されたバイト数を減算した値がセットされる。例
えば、システムバス６側からＩＯバス７側にＤＭＡ転送
が行われ、かつ転送バイト数が２５６バイトの場合、Ｓ
ＣＴ９とＩＣＴ１１には当初「２５６」がセットされ
る。そして、システムバス６を介してＤＭＡＣ４に対
し、例えば４バイト単位で転送が行われる場合、ＳＣＴ
９には順次「２５２」，「２４８」…の値がセットされ
る。また、ＤＭＡＣ４からＩＯバス７を介して周辺装置
５に対し、例えば１バイト単位で転送が行われる場合、
ＩＣＴ１１には順次「２５５」，「２５４」，「２５
３」がセットされる。この場合には、ＤＭＡＣ４のＤＭ
ＡＷバッファ１２はシステムバス６から４バイト単位で
データを受け、１バイト単位でＩＯバス７へ出力するこ
とになる。
【００１２】図２は、システムバス６側からＩＯバス７
側にデータをＤＭＡ転送する場合、ＤＭＡ転送開始時に
ＤＭＡＣ内の第１のレジスタＲ１と第２のレジスタＲ２
に転送先アドレス及び転送バイト数を設定する場合のパ
スの設定を示すブロック図である。
側にデータをＤＭＡ転送する場合、ＤＭＡ転送開始時に
ＤＭＡＣ内の第１のレジスタＲ１と第２のレジスタＲ２
に転送先アドレス及び転送バイト数を設定する場合のパ
スの設定を示すブロック図である。
【００１３】ソフトウエアは、ＤＭＡ転送開始時にシス
テムバス６を介してＤＭＡＣ４内の第１のレジスタのＳ
ＡＤ８と第２のレジスタのＩＡＤ１０の両方のレジスタ
に転送先アドレス（例えば１０００番地）をＩＯライト
する。ここで、ＳＡＤ８のＩＯアドレスとＩＡＤ１０の
ＩＯアドレスは同じアドレス（例えばＡＡＡＡ番地）で
あるので、ソフトウエアがこのＡＡＡＡ番地に１回“１
０００番地”という値をＩＯライトすることで、パス２
１，２２，２３を介してＳＡＤ８とＩＡＤ１０の２つの
レジスタに“１０００番地”が設定される。
テムバス６を介してＤＭＡＣ４内の第１のレジスタのＳ
ＡＤ８と第２のレジスタのＩＡＤ１０の両方のレジスタ
に転送先アドレス（例えば１０００番地）をＩＯライト
する。ここで、ＳＡＤ８のＩＯアドレスとＩＡＤ１０の
ＩＯアドレスは同じアドレス（例えばＡＡＡＡ番地）で
あるので、ソフトウエアがこのＡＡＡＡ番地に１回“１
０００番地”という値をＩＯライトすることで、パス２
１，２２，２３を介してＳＡＤ８とＩＡＤ１０の２つの
レジスタに“１０００番地”が設定される。
【００１４】次に、ソフトウエアはシステムバス６を介
してＤＭＡＣ４内の第１のレジスタのＳＣＴ９と第２の
レジスタのＩＣＴ１１の両方のレジスタに転送バイト数
（例えば２５６）をＩＯライトする。ここで、ＳＣＴ９
のＩＯアドレスとＩＣＴ１１のＩＯアドレスは同じアド
レス（例えばＢＢＢＢ番地）であるので、ソフトウエア
がこのＢＢＢＢ番地に１回“２５６”という値をＩＯラ
イトすることで、パス２１，２２，２４を介してＳＣＴ
９とＩＣＴ１１の２つのレジスタに“２５６”が設定さ
れる。
してＤＭＡＣ４内の第１のレジスタのＳＣＴ９と第２の
レジスタのＩＣＴ１１の両方のレジスタに転送バイト数
（例えば２５６）をＩＯライトする。ここで、ＳＣＴ９
のＩＯアドレスとＩＣＴ１１のＩＯアドレスは同じアド
レス（例えばＢＢＢＢ番地）であるので、ソフトウエア
がこのＢＢＢＢ番地に１回“２５６”という値をＩＯラ
イトすることで、パス２１，２２，２４を介してＳＣＴ
９とＩＣＴ１１の２つのレジスタに“２５６”が設定さ
れる。
【００１５】上記実施例によれば、ＤＭＡ転送開始時、
１回のＩＯライトでＳＡＤ８とＩＡＤ１０に転送先アド
レスを、またＳＣＴ９とＩＣＴ１１に転送バイト数を設
定することができ、ソフトウエアは２つのレジスタを認
識することなくＤＭＡ転送をサポートすることができ、
ソフトウエアの互換性を保つことができる。
１回のＩＯライトでＳＡＤ８とＩＡＤ１０に転送先アド
レスを、またＳＣＴ９とＩＣＴ１１に転送バイト数を設
定することができ、ソフトウエアは２つのレジスタを認
識することなくＤＭＡ転送をサポートすることができ、
ソフトウエアの互換性を保つことができる。
【００１６】図３は、ＤＭＡＣ４内の第１のレジスタＲ
１及び第２のレジスタＲ２の内容を読み出す場合のパス
の設定を示す図である。図３において、ＳＡＤ８とＩＡ
Ｄ１０及びＳＣＴ９とＩＣＴ１１をＩＯリードする場
合、この２組のレジスタには同じＩＯアドレスが割り付
けられている。そこで、この実施例では、ＤＭＡＣ４内
のレジスタ切り替えフラグ１４の値により、ＩＯリード
されるレジスタをハードウエア上で指定するように構成
している。通常レジスタ切り替えフラグ１４をセットし
ない限りレジスタ切り替えフラグ１４は“０”となって
おり、第２のレジスタＲ２が指定されている。この場
合、ソフトウエアがＤＭＡＣ４内のレジスタにセットさ
れている転送先アドレスを知るためにＡＡＡＡ番地をＩ
Ｏリードするとパス２８，３０，３２，３３，３４を介
してＩＡＤ１０のレジスタ値がリードされる。また、Ｄ
ＭＡＣ４内のレジスタにセットされている転送バイト数
を知るためにＢＢＢＢ番地をＩＯリードするとパス２
９，３０，３２，３３，３４を介してＩＣＴ１１のレジ
スタ値がリードされる。ここで、もし誤動作等で動作解
析のためにＳＡＤ８もしくはＳＣＴ９のレジスタ値をリ
ードする必要性が生じた場合、動作解析ツールにてレジ
スタ切り替えフラグ１４に“１”をセットすると，ハー
ドウエア上で第１レジスタＲ１が指定され、ＡＡＡＡ番
地をＩＯリードするとパス２５，２７，３１，３３，３
４を介してＳＡＤ８のレジスタ値が、またＢＢＢＢ番地
をＩＯリードするとパス２６，２７，３１，３３，３４
を介してＳＣＴ９のレジスタ値がリードされる。
１及び第２のレジスタＲ２の内容を読み出す場合のパス
の設定を示す図である。図３において、ＳＡＤ８とＩＡ
Ｄ１０及びＳＣＴ９とＩＣＴ１１をＩＯリードする場
合、この２組のレジスタには同じＩＯアドレスが割り付
けられている。そこで、この実施例では、ＤＭＡＣ４内
のレジスタ切り替えフラグ１４の値により、ＩＯリード
されるレジスタをハードウエア上で指定するように構成
している。通常レジスタ切り替えフラグ１４をセットし
ない限りレジスタ切り替えフラグ１４は“０”となって
おり、第２のレジスタＲ２が指定されている。この場
合、ソフトウエアがＤＭＡＣ４内のレジスタにセットさ
れている転送先アドレスを知るためにＡＡＡＡ番地をＩ
Ｏリードするとパス２８，３０，３２，３３，３４を介
してＩＡＤ１０のレジスタ値がリードされる。また、Ｄ
ＭＡＣ４内のレジスタにセットされている転送バイト数
を知るためにＢＢＢＢ番地をＩＯリードするとパス２
９，３０，３２，３３，３４を介してＩＣＴ１１のレジ
スタ値がリードされる。ここで、もし誤動作等で動作解
析のためにＳＡＤ８もしくはＳＣＴ９のレジスタ値をリ
ードする必要性が生じた場合、動作解析ツールにてレジ
スタ切り替えフラグ１４に“１”をセットすると，ハー
ドウエア上で第１レジスタＲ１が指定され、ＡＡＡＡ番
地をＩＯリードするとパス２５，２７，３１，３３，３
４を介してＳＡＤ８のレジスタ値が、またＢＢＢＢ番地
をＩＯリードするとパス２６，２７，３１，３３，３４
を介してＳＣＴ９のレジスタ値がリードされる。
【００１７】上記実施例によれば、第１のレジスタと第
２のレジスタの値を読み出す場合、割り付けられたＩＯ
アドレスが同じであっても、１ビットのフラグを設ける
ことで第１のレジスタと第２のレジスタを判別すること
ができるため、ソフトウエアはＤＭＡＣ内に第１、第２
のレジスタがあるということを認識する必要はなくり、
ソフトウエアの互換性をサポートすることが可能にな
る。
２のレジスタの値を読み出す場合、割り付けられたＩＯ
アドレスが同じであっても、１ビットのフラグを設ける
ことで第１のレジスタと第２のレジスタを判別すること
ができるため、ソフトウエアはＤＭＡＣ内に第１、第２
のレジスタがあるということを認識する必要はなくり、
ソフトウエアの互換性をサポートすることが可能にな
る。
【００１８】
【発明の効果】以上述べたように、本発明によれば、シ
ステムバス上で行われるＤＭＡ転送におけるデータの転
送先アドレス及び転送データ数を制御する第１のレジス
タと、ＩＯバス上で行われるＤＭＡ転送におけるデータ
の転送先アドレス及び転送データ数を制御する第２のレ
ジスタの２対のレジスタのシステムでも、従来の１対の
レジスタでＤＭＡ転送を制御するＤＭＡ転送方式と同様
に１回のＩＯライトで転送先アドレス及び転送バイト数
を設定できる。また第１のレジスタと第２のレジスタの
値を読み出す場合には、割り付けられたＩＯアドレスが
同じであっても、１ビットのフラグを設けることで第１
のレジスタと第２のレジスタを判別することができるた
め、ソフトウエアはダイレクトメモリアクセスコントロ
ーラ内に第１、第２のレジスタがあるということを認識
する必要はなくなる。したがって、ソフトウエアの互換
性を保つことができる。
ステムバス上で行われるＤＭＡ転送におけるデータの転
送先アドレス及び転送データ数を制御する第１のレジス
タと、ＩＯバス上で行われるＤＭＡ転送におけるデータ
の転送先アドレス及び転送データ数を制御する第２のレ
ジスタの２対のレジスタのシステムでも、従来の１対の
レジスタでＤＭＡ転送を制御するＤＭＡ転送方式と同様
に１回のＩＯライトで転送先アドレス及び転送バイト数
を設定できる。また第１のレジスタと第２のレジスタの
値を読み出す場合には、割り付けられたＩＯアドレスが
同じであっても、１ビットのフラグを設けることで第１
のレジスタと第２のレジスタを判別することができるた
め、ソフトウエアはダイレクトメモリアクセスコントロ
ーラ内に第１、第２のレジスタがあるということを認識
する必要はなくなる。したがって、ソフトウエアの互換
性を保つことができる。
【図１】図１は本発明のダイレクトメモリアクセス方法
が適用されるコンピュータシステムの概略構成の一例を
示すブロック図。
が適用されるコンピュータシステムの概略構成の一例を
示すブロック図。
【図２】図２はシステムバス側からＩＯバス側にデータ
をＤＭＡ転送する場合、ＤＭＡ転送開始時にＤＭＡＣ内
の第１のレジスタと第２のレジスタに転送先アドレス及
び転送バイト数を設定するときのパスの設定を示すブロ
ック図。
をＤＭＡ転送する場合、ＤＭＡ転送開始時にＤＭＡＣ内
の第１のレジスタと第２のレジスタに転送先アドレス及
び転送バイト数を設定するときのパスの設定を示すブロ
ック図。
【図３】図３はＤＭＡＣ４内の第１のレジスタＲ１及び
第２のレジスタＲ２の内容を読み出す場合のパスの設定
を示す図。
第２のレジスタＲ２の内容を読み出す場合のパスの設定
を示す図。
１…ＭＰＵ、２…メインメモリコントローラ（ＭＣ
Ｕ）、３…メインメモリ（ＭＭ）、４…ダイレクトメモ
リアクセスコントローラ（ＤＭＡＣ）、５…周辺装置、
６…システムバス、７…ＩＯバス、８…システムバス側
アドレスレジスタ（ＳＡＤ）、９…システムバス側カウ
ントレジスタ（ＳＣＴ）、１０…ＩＯバス側アドスレレ
ジスタ（ＩＡＤ），１１…ＩＯバス側カウントレジスタ
（ＩＣＴ）、１２…ＤＭＡライト用バッファ、１３…Ｄ
ＭＡリード用バッファ、１４…レジスタ切り替えフラ
グ。
Ｕ）、３…メインメモリ（ＭＭ）、４…ダイレクトメモ
リアクセスコントローラ（ＤＭＡＣ）、５…周辺装置、
６…システムバス、７…ＩＯバス、８…システムバス側
アドレスレジスタ（ＳＡＤ）、９…システムバス側カウ
ントレジスタ（ＳＣＴ）、１０…ＩＯバス側アドスレレ
ジスタ（ＩＡＤ），１１…ＩＯバス側カウントレジスタ
（ＩＣＴ）、１２…ＤＭＡライト用バッファ、１３…Ｄ
ＭＡリード用バッファ、１４…レジスタ切り替えフラ
グ。
Claims (1)
- 【請求項１】 システムバスを介してメモリとダイレク
トメモリアクセスコントローラが接続され、かつＩＯバ
スを介して周辺装置とダイレクトメモリアクセスコント
ローラが接続され、システムバスとダイレクトメモリア
クセスコントローラ内のバッファとＩＯバスとを介し
て、データのダイレクトメモリアクセスを行うダイレク
トメモリアクセス方法であって、システムバス上で行わ
れるダイレクトメモリアクセス転送におけるデータの転
送先アドレス及び転送データ数を格納する第１のレジス
タと、ＩＯバス上で行われるダイレクトメモリアクセス
転送におけるデータの転送先アドレス及び転送データ数
を格納する第２のレジスタとをダイレクトメモリアクセ
スコントローラ内に設け、上記第１、第２のレジスタを
用いてメモリと周辺装置間で行われるダイレクトメモリ
アクセス転送の転送先アドレスと転送データ数を制御す
るダイレクトメモリアクセス方法において、 第１のレジスタにおける転送先アドレスレジスタのＩＯ
アドレスと第２のレジスタにおける転送先アドレスレジ
スタのＩＯアドレスとに同一アドレスを割り付け、かつ
第１のレジスタにおける転送データ数レジスタのＩＯア
ドレスと第２のレジスタにおける転送データ数レジスタ
のＩＯアドレスとに同一アドレスを割り付けて、１回の
ＩＯライトにより、第１のレジスタと第２のレジスタに
転送先アドレス及び転送データ数を同時に設定し、さら
に１ビットのフラグを設けることにより、上記第１のレ
ジスタと第２のレジスタのいずれか一方だけを読み出す
ことを特徴とするダイレクトメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048691A JPH08249268A (ja) | 1995-03-08 | 1995-03-08 | ダイレクトメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048691A JPH08249268A (ja) | 1995-03-08 | 1995-03-08 | ダイレクトメモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249268A true JPH08249268A (ja) | 1996-09-27 |
Family
ID=12810347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7048691A Pending JPH08249268A (ja) | 1995-03-08 | 1995-03-08 | ダイレクトメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249268A (ja) |
-
1995
- 1995-03-08 JP JP7048691A patent/JPH08249268A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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